CN210866191U - 一种氮化镓外延层及半导体器件 - Google Patents

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Abstract

本实用新型公开一种氮化镓外延层及半导体器件，涉及半导体技术领域。本实用新型的半导体器件包括：半导体衬底、第一缓冲层、第二缓冲层、第三缓冲层、势垒层、钝化层、第一阳极、介质层、第二阳极、阴极、保护层、阳极导通金属、阴极导通金属和场板层。本实用新型解决了半导体器件反向漏电大的技术问题。

Description

一种氮化镓外延层及半导体器件
技术领域
本实用新型涉及半导体技术领域，尤其涉及一种氮化镓外延层及半导体器件。
背景技术
半导体器件是利用金属接触半导体层制成的一种半导体器件。其和传统意义上的半导体二极管相比，具有反向恢复时间极短的特点，因此，半导体器件广泛应用于开关电源、变频器、驱动器等电路。氮化镓材料是第三代宽禁带半导体材料，由于其具有大禁带宽度、高电子饱和速率、高击穿电场、较高热导率、耐腐蚀和抗辐射等特点，其成为制作短波光电子器件和高压高频率大功率器件的最佳材料。综上，使用氮化镓材料制备的半导体器件结合了上述半导体器件和氮化镓材料的优势，具有开关速度快、场强高和热学性能好等优点，在功率整流器市场有很好的发展前景。
然而传统的半导体器件结构反向漏电很大，电场最强的地方集中在阳极边缘，导致电场强度分布不均匀，减小了主肖特基结的电场强度，降低了氮化镓基(GaN based)半导体器件的耐压，影响了氮化镓基半导体器件的性能。针对肖特基结构反向漏电很大这一问题，虽然目前已经有很多研究提出解决方案，例如采用肖特基结终端等，可以减小反向电流。但是，采用COMS兼容工艺很难制作出低漏电的半导体器件。
实用新型内容
本实用新型的目的在于提供一种氮化镓外延层及半导体器件，解决了半导体器件反向漏电大，采用COMS兼容工艺很难制作出低漏电的半导体器件的技术问题。
为解决上述技术问题，本实用新型是通过以下技术方案实现的：
本实用新型提供了一种半导体器件，其包括：
半导体衬底；
第一缓冲层，其设置在所述半导体衬底上；
第二缓冲层，其设置在所述第一缓冲层远离所述半导体衬底的一侧；
第三缓冲层，其设置在所述第二缓冲层远离所述第一缓冲层的一侧；
势垒层，其设置在所述第三缓冲层远离所述第二缓冲层的一侧；
钝化层，其设置在所述势垒层远离所述第三缓冲层的一侧；
第一阳极，其贯穿所述钝化层且伸入所述势垒层；
介质层，其设置在所述钝化层远离所述势垒层的一侧以及所述第一阳极与所述势垒层之间；
第二阳极，其贯穿所述介质层、所述钝化层且伸入所述势垒层；
阴极，其设置在所述介质层上且贯穿所述介质层和所述钝化层；
保护层，其设置在所述第一阳极、所述第二阳极、所述阴极与所述介质层上；
阳极导通金属，设置在所述保护层远离所述介质层的一侧，且所述阳极导通金属与所述第一阳极、所述第二阳极连接；
阴极导通金属，设置在所述保护层远离所述介质层的一侧，且所述阴极导通金属与所述阴极连接；
场板层，其设置在所述保护层上，所述场板层与所述阳极导通金属连接，其中所述阳极导通金属、所述阴极导通金属和所述场板层同步形成。
本实用新型还提供了一种氮化镓外延层，其包括：
半导体衬底；
第一缓冲层，其设置在所述半导体衬底上；
第二缓冲层，其设置在所述第一缓冲层远离所述半导体衬底的一侧；
第三缓冲层，其设置在所述第二缓冲层远离所述第一缓冲层的一侧；
势垒层，其设置在所述第三缓冲层远离所述第二缓冲层的一侧。
在本实用新型的一个实施例中，所述半导体器件还包括第一阳极接触孔，所述第一阳极接触孔贯穿所述钝化层且伸入所述势垒层，所述第一阳极设置在所述第一阳极接触孔内。
在本实用新型的一个实施例中，所述半导体器件还包括第二阳极接触孔，所述第二阳极接触孔贯穿所述介质层、所述钝化层且伸入所述势垒层，所述第二阳极设置在所述第二阳极接触孔内。
在本实用新型的一个实施例中，所述第一缓冲层为氮化铝。
在本实用新型的一个实施例中，所述第一阳极与所述第二阳极，包括第一金属层和第二金属层，其中所述第一金属层设置在所述介质层远离钝化层的一侧、以及延伸至所述第一阳极接触孔和所述第二阳极接触孔内以覆盖位于所述第一阳极接触孔底部的所述介质层和所述第二阳极接触孔底部，所述第二金属层设置在所述第一金属层上且填充所述第一阳极接触孔和所述第二阳极接触孔。
在本实用新型的一个实施例中，所述半导体器件还包括阴极接触孔，所述阴极接触孔贯穿所述介质层和所述钝化层，所述阴极设置在所述阴极接触孔内。
在本实用新型的一个实施例中，所述第一缓冲层为氮化铝。
在本实用新型的一个实施例中，所述第一缓冲层的厚度为 10nm-300nm。
本实用新型通过在衬底与势垒层之间设置多层缓冲层，从而减小衬底与势垒层之间的晶格失配，通过设置介质层，从而增大阳极面积，极大地减小了反向漏电，而且这层介质层可以与GaN HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)的栅介质层同时形成，与CMOS工艺线兼容；此外，通过加入阳极导通金属、阴极导通金属和场板层结构，从而扩展了氮化镓基半导体器件的耗尽区，优化了氮化镓基肖特基势垒二极管的电场分布，从而提高了氮化镓基半导体器件的耐压性能。
当然，实施本实用新型的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型一种氮化镓外延层的结构示意图；
图2为本实用新型另一种氮化镓外延层的结构示意图；
图3为图2中氮化镓外延层的制备方法流程图；
图4为本实用新型另一种氮化镓外延层的结构示意图；
图5为图4中氮化镓外延层的制备方法流程图；
图6为本实用新型另一种氮化镓外延层的结构示意图；
图7为图6中氮化镓外延层的制备方法流程图；
图8为采用图2中氮化镓外延层获得的一半导体器件的结构示意图；
图9为图8中半导体器件的制备方法流程图；
图10为采用图2中氮化镓外延层获得的另一半导体器件的结构示意图；
图11为图10中半导体器件的制备方法流程图；
图12为采用图4中氮化镓外延层获得的一半导体器件的结构示意图；
图13为图6中半导体器件的制备方法流程图；
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。
氮化镓材料具有低的热产生率和高的击穿电场，是研制高温大功率电子器件和高频微波器件的重要材料。用氮化镓材料可以制备金属场效应晶体管(MESFET)、异质结场效应晶体管(HFET)、调制掺杂场效应晶体管 (MODFET)等新型器件。调制掺杂的AlGaN/GaN结构具有高的电子迁移率 (2000cm2/v·s)、高的饱和速度(1×107cm/s)、较低的介电常数，是制作微波器件的优先材料，氮化镓较宽的禁带宽度(3.4eV)及蓝宝石、碳化硅等材料作衬底，散热性能好，有利于器件在大功率条件下工作。
本实用新型所提供的氮化镓外延层以及半导体器件可以应用在功率半导体器件和射频半导体器件上。
请参阅图1所示，本实用新型提供了一种氮化镓外延层，包括：半导体衬底1100、缓冲层1101、势垒层1102。
其中缓冲层1101设置在半导体衬底1100上，势垒层1102设置在缓冲层1101远离半导体衬底1100的一侧。
其中半导体衬底1100的材料例如为蓝宝石、碳化硅、硅、氧化锌、铝酸锂、氮化铝或氮化镓中的一种，缓冲层1101的材料可以为三氧化二铝、氧化铪、氧化钛、氮化钛、氮化铝、氮化铝镓或氮化镓中的一种或多种。当缓冲层1101为多层结构时，不同层的晶格常数逐渐发生变化，位于那么半导体衬底1100表面附近的晶格常数最接近半导体衬底1100的晶格常数，顶层的晶格常数最接近后续形成的势垒层1102的晶格常数，从而可以降低缓冲层内由于半导体衬底1100的晶格常数导致的晶格缺陷，减少缓冲层与半导体衬底1100界面上的界面态，减少界面上的界面漏电流。势垒层1102 材料例如可以为氮化铝镓或氮化镓中的一种。
请参阅图2所示，在本实用新型的其他实施例中，一种氮化镓外延层还可以包括：半导体衬底1200，第一缓冲层1201、第二缓冲层1202、第三缓冲层1203和势垒层1204。
其中第一缓冲层1201设置在半导体衬底1200上。第二缓冲层1202设置在第一缓冲层1201远离半导体衬底1200的一侧，第三缓冲层1203设置在第二缓冲层1202远离第一缓冲层1201的一侧。势垒层1204设置在第三缓冲层1203远离第二缓冲层1202的一侧。
在上述实施例的基础上，本实施例中的第一缓冲层1201可以例如为氮化铝层，第一缓冲层1201的厚度例如为10nm-300nm，第二缓冲层1202可以例如为氮化镓或氮化铝镓层，第三缓冲层1203可以例如为氮化镓层。第一缓冲层1201、第二缓冲层1202和第三缓冲层1203的所用材料例如可以根据半导体衬底材料和势垒层所用材料进行适应性的选择。
请一并参阅图3所示，本实施例的氮化镓外延层的制备方法至少包括以下步骤：
在步骤S1200中，采用外延生长工艺在半导体衬底1200例如硅衬底或碳化硅衬底上生长第一缓冲层1201，例如氮化铝缓冲层。在步骤S1201中，采用外延生长工艺在第一缓冲层1201上生长第二缓冲层1202例如氮化镓缓冲层。在步骤S1202中，采用外延生长工艺在第二缓冲层1202上生长第三缓冲层1203例如氮化铝镓缓冲层。在步骤S1203中，采用外延生长工艺在第三缓冲层1203上生长氮化铝镓势垒层1204。
请参阅图4所示，在本实用新型的其他实施例中，一种氮化镓外延层还可以包括：半导体衬底1300，第一缓冲层1301、后处理层1302、第二缓冲层1303、势垒层1304。
其中第一缓冲层1301设置在半导体衬底1300上，后处理层1302设置在第一缓冲层1301远离半导体衬底1300的一侧，第二缓冲层1303设置在后处理层1302远离第一缓冲层1301的一侧，势垒层1304设置在第二缓冲层1303远离后处理层1302的一侧。其中，半导体衬底1300的材料例如为蓝宝石、碳化硅、硅、氧化锌、铝酸锂、氮化铝或氮化镓中的一种。第一缓冲层1301可以例如为氮化铝层，第一缓冲层1301的厚度例如为 10nm-300nm。后处理层1302可以例如为三氧化二铝(Al2O3)薄层，后处理层1302厚度为0.5-2nm。第二缓冲层1303可以例如为氮化镓层或氮化铝镓层。势垒层1304的材料例如为氮化镓层或氮化铝镓层。
本实用新型通过PVD生长第一缓冲层1301及后处理层1302，获得质量较好的第一缓冲层1301，方便后续氮化镓基半导体器件的制备和应用。
请一并参阅图5所示，本实施例的一种氮化镓外延片的制备方法，例如包括以下步骤：
请一并参阅图5所示，在步骤S1301中，半导体衬底1300的材料例如为蓝宝石、碳化硅、硅、氧化锌、铝酸锂、氮化铝或氮化镓中的一种，采用氢氟酸溶液处理去除半导体衬底1300表面的氧化层，然后通过PVD工艺沉积第一缓冲层1301例如单层氮化铝缓冲层，厚度区间例如为10-50nm，具体地，将外延级的半导体衬底1300(此处例如采用Si衬底)放置于SiC材质的托盘上，将托盘放入PVD溅射机台，并传送至机台沉积腔室。半导体衬底1300放入后，对沉积腔室进行抽真空，抽真空的同时开始对半导体衬底1300进行加热升温。本底真空抽至低于例如为10-5-10-7Torr时，将加热温度稳定在例如为400℃～600℃，对半导体衬底1300进行烘烤，烘烤时间例如为1～10分钟。半导体衬底1300烘烤完成之后，通入Ar、N2、O2，Ar：N2流量比在例如为10:2～1:1，O2流量为Ar、N2流量和的例如0-5％。总气体流量是PVD沉积腔室压力维持在例如为2～8mTorr为佳。同时将半导体衬底1300加热温度设定到沉积温度，较好的沉积温度范围例如为400～600℃之间。通入反应气体，并使沉积温度稳定例如为10～60秒之后，开通溅射电源，对Al靶材进行溅射，此时将在半导体衬底1300上沉积掺有O的AlN结晶薄膜。溅射功率视沉积速率的要求可设定例如为 1KW～10KW，溅射时间视厚度的不同设定例如为10秒～1000秒。
请一并参阅图5所示，在步骤S1302中，进一步地，采用ALD工艺制备后处理层1302，例如Al2O3层，ALD腔体抽真空至例如为 0.05MPa-0.5MPa，温度升高至例如为100℃，前驱体为三甲基铝和高纯水，沉积厚度例如为0.5-2nm，沉积时间例如为3-25min。
请一并参阅图5所示，在步骤S1303中，进一步地，在后处理层1302 上制备第二缓冲层1303例如氮化镓缓冲层，氮化镓缓冲层的制备可以由两步法实现，第一步控制温度例如为450℃～600℃，压力例如为200-500torr，生长氮化镓成核层，然后升高温度至950℃-1200℃生长氮化镓三维和二维包覆层，成核层与后续三维二维氮化镓统称为氮化镓缓冲层。
请一并参阅图5所示，在步骤S1304中，最后一步生长势垒层1304例如氮化镓势垒层1304，可以控制温度例如为950℃～1100℃，压力例如为 70torr～200torr，在氮化镓缓冲层上生长氮化镓势垒层1304，氮化镓势垒层 1304厚度例如为50-500nm。
请一并参阅图5所示，外延结束后降温即获得氮化镓基外延片。
请一并参阅图5所示，控制温度、压力是指控制生长外延片的反应腔中的温度、压力，具体为金属有机化合物化学气相沉淀(MOCVD)设备的反应腔。实现时以三甲基镓或三乙基镓作为镓源，高纯氨气作为氮源，三甲基铟作为铟源，三甲基铝作为铝源，硅烷作为硅源，四甲基锗作为锗源，二茂镁作为镁源。
请参阅图6所示，在本实用新型的其他实施例中，一种氮化镓外延层还可以包括：半导体衬底1400，第一缓冲层1401、纳米缓冲层1402、第二缓冲层1403、势垒层1404。
请参阅图6所示，其中第一缓冲层1401设置在半导体衬底1400上，第一缓冲层1401可以例如为氮化铝层，第一缓冲层1401的厚度例如为 10nm-300nm。纳米缓冲层1402设置在第一缓冲层1401远离半导体衬底 1400的一侧。第二缓冲层1403设置在纳米缓冲层1402远离第一缓冲层1401 的一侧，第二缓冲层1403可以例如为氮化镓或氮化铝镓层。势垒层1400设置在第二缓冲层1403远离纳米缓冲层1402的一侧。其中，纳米缓冲层 1402可以例如采用氮化镓纳米晶或氮化铝镓纳米晶。
请一并参阅图7所示，本实施例还提供一种氮化镓基外延片的制备方法，其包括以下步骤：在步骤S1401中，在半导体衬底上生长第一缓冲层 1401；在步骤S1402中，采用分子束外延工艺在第一缓冲层上制备纳米缓冲层1402，例如氮化镓纳米缓冲层1402，在超高真空系统中，放置衬底和几个分子束源炉，并将组成化合物的各种元素，例如Ga、N和掺杂物质分别放入不同的喷射炉内加热和在不同源炉内进行裂解、离化，使它们的分子或原子以一定的热运动速度和一定比例强度的束流喷射到加热的衬底表面上，这些分子或原子于表面发生相互作用，并进行单晶薄膜生长。单晶薄膜的生长速率例如为0.01-1μm/h，生长温度例如为500-600℃。在步骤 S1403中，进一步地，利用PVD工艺在纳米缓冲层1402上制备第二缓冲层 1403例如氮化镓缓冲层，氮化镓缓冲层的制备也可以由上述实施例的两步法制备。在步骤S1404中，再在第二缓冲层1403生长势垒层1404。外延结束后降温即获得氮化镓外延片层。
请参阅图8所示，本实用新型还提供了一种基于氮化镓外延层的半导体器件，其包括：半导体衬底1100、缓冲层1101、势垒层1102、钝化层303、第一阳极接触孔313、介质层305、第二阳极接触孔314、第一阳极304、第二阳极306、阴极接触孔315、阴极307、保护层308、阳极开孔316、阴极开孔317、阳极导通金属310、阴极导通金属311、场板层309。
请参阅图8所示，其中缓冲层312设置在半导体衬底1100上。势垒层 1102设置在缓冲层1101远离半导体衬底1100的一侧。钝化层303设置在势垒层1102远离缓冲层1101的一侧。第一阳极接触孔313贯穿钝化层303 且伸入势垒层1102。介质层305设置在钝化层303远离势垒层1102的一侧以及第一阳极接触孔313内。第二阳极接触孔314贯穿介质层305、钝化层 303且伸入势垒层1102。第一阳极304和第二阳极306设置在第一阳极接触孔313和第二阳极接触孔314内，第一阳极304和第二阳极306内包括第一金属层和第二金属层，其中第一金属层设置在介质层305远离钝化层 303的一侧、且延伸至第一阳极接触孔313和第二阳极接触孔314内以覆盖位于第一阳极接触孔313底部的介质层305和第二阳极接触孔314底部，第二金属层设置在第一金属层上且填充第一阳极接触孔313和第二阳极接触孔314。阴极接触孔315贯穿介质层305和钝化层303。阴极307设置在介质层305上以及填充阴极接触孔315。保护层308设置在第一阳极304、第二阳极306、阴极307和介质层305上。阳极开孔316贯穿保护层308以暴露第一阳极304和第二阳极306。阴极开孔317贯穿保护层308以暴露阴极307。阳极导通金属310设置在保护层308远离介质层305的一侧，且阳极导通金属310填充阳极开孔316。阴极导通金属311设置在保护层308远离介质层305的一侧，且阴极导通金属311填充阴极开孔317。场板层309 设置在保护层308上且位于阳极导通金属310和阴极导通金属311之间的区域内并与阳极导通金属310相连，其中阳极导通金属310、阴极导通金属 311和场板层309可以同步形成，例如在同一光刻及刻蚀工艺中形成。
请参阅图8所示，介质层305的材料例如为氮化硅、氧化硅和正硅酸乙酯中的一种，第一阳极接触孔313和第二阳极接触孔314例如为条形槽，第一阳极304和第二阳极306内设有第一金属层和多层结构的第二金属层，第一金属层的材料可以是钛金属层或氮化钛金属层，其中第二金属层可以包括但不限于依次层叠的钛金属层、金属铝层、金属钛层和金属氮化钛层。阴极307包括第二金属层，阴极307的第二金属层与阳极的第二金属层可以是同步形成的，例如在同一电子束蒸发工艺中形成，且均为多层金属结构。换而言之，第一阳极304和第二阳极306由层叠的第一数量金属层构成，阴极307由层叠的第二数量金属层构成，且第一数量大于所述第二数量。
请参阅图8所示，本实施例中，所述半导体器件通过在钝化层303上形成介质层305，极大地增大了阳极面积，减小了反向漏电。此外，通过设置阳极导通金属310、阴极导通金属311和场板结构，均衡了电场分布，减少了主肖特基结的电场强度，从而提高了半导体器件的耐压。
请一并参阅图9所示，本实用新型还提供一种半导体器件的制备方法，所述制作方法包括如下步骤：
在步骤S301中，在半导体衬底1100上依次形成缓冲层1101和势垒层 1102；
在步骤S302中，在所述势垒层1102上形成钝化层303；
在步骤S303中，图案化所述钝化层303和所述势垒层1102，以形成第一阳极接触孔313，其中所述第一阳极接触孔313贯穿所述钝化层303且伸入所述势垒层1102；
在步骤S304中，在所述钝化层303上和所述第一阳极接触孔313内形成介质层305，并图案化所述介质层305、所述钝化层303和所述势垒层1102 以形成贯穿所述介质层305、所述钝化层303且伸入所述势垒层1102的第二阳极接触孔314；
在步骤S305中，在所述介质层305上和所述第一阳极接触孔313和所述第二阳极接触孔314内形成第一金属层，并图案化所述第一金属层以得到位于第一阳极接触孔313和第二阳极接触孔314内的所述第一金属层；
在步骤S306中，图案化所述介质层305和所述钝化层303，以形成贯穿所述介质层305和所述钝化层303的阴极接触孔315；
在步骤S307中，在所述介质层305和位于所述第一阳极接触孔313和所述第二阳极接触孔314内的所述第一金属层上以及所述阴极接触孔315 内形成第二金属层，并图案化所述第二金属层以得到第一阳极接触孔313 和所述第二阳极接触孔314内的第二金属层和阴极307；其中所述阴极307 填充所述阴极接触孔315，所述第一阳极304和所述第二阳极306内包括所述第一金属层和所述第二金属层；
在步骤S308中，在所述介质层305、所述第一阳极304、所述第二阳极306和所述阴极307上形成保护层308；
在步骤S309中，图案化所述保护层308，以形成贯穿所述保护层308 的阳极开孔316和阴极开孔317分别暴露所述第一阳极304、所述第二阳极 306和所述阴极307；
在步骤S310中，在所述保护层308上和所述阳极开孔316以及所述阴极开孔317内形成第三金属层，并图案化所述第三金属层以形成场板层309、填充所述阳极开孔316的阳极导通金属310和填充所述阴极开孔317的阴极导通金属311，其中所述场板层309位于所述阳极导通金属310与所述阴极导通金属311之间的区域、且与所述阳极导通金属310相连。
具体地，以制备本实施例中半导体器件为例，在步骤S301中，采用外延生长工艺在硅衬底或碳化硅衬底上生长例如氮化镓层，然后采用外延生长工艺在例如氮化镓层上生长例如氮化铝镓层。
在步骤S302中，采用但不限制于化学气相沉积工艺在氮化铝镓层上沉积氮化硅钝化层303。
在步骤S303中，图案化氮化硅钝化层303和氮化铝镓层以形成第一阳极接触孔313，其中第一阳极接触孔313贯穿氮化硅钝化层303且伸入氮化铝镓层。更具体地，图案化氮化硅钝化层303和氮化铝镓层以形成第一阳极接触孔313的步骤例如为：在氮化硅钝化层303涂上光刻胶，对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀氮化硅钝化层303和氮化铝镓层形成第一阳极接触孔313，其中第一阳极接触孔 313为条形槽。
在步骤S304中，在氮化硅钝化层303上和第一阳极接触孔313内形成介质层305，并图案化介质层305、氮化硅钝化层303和氮化铝镓层以形成贯穿介质层305、氮化硅钝化层303且伸入氮化铝镓层的第二阳极接触孔 314。更具体地，介质层305材料例如为氮化硅、氧化硅和正硅酸乙酯中的一种，而图案化介质层305、氮化硅钝化层303和氮化铝镓层以形成贯穿介质层305、氮化硅钝化层303且伸入氮化铝镓层的第二阳极接触孔314的步骤例如包括：在介质层305上涂上光刻胶，对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀介质层305、氮化硅钝化层 303和氮化铝镓层以形成第二阳极接触孔314。第一阳极接触孔313和第二阳极接触孔314所在区域组成阳极区域AZ，第一阳极304和第二阳极306 分别填充第一阳极接触孔313和第二阳极接触孔314。
在步骤S305中，在介质层305上和第二阳极接触孔314内形成第一金属层，并图案化所述第一金属层以得到位于阳极区域AZ内的第一金属层。更具体地，得到位于阳极区域AZ内的第一金属层的具体步骤可为：在第二阳极接触孔314内和介质层305上采用但不限于磁控溅射镀膜工艺沉积金属形成第一金属层，第一金属层的材料可以是氮化钛和钛中的一种，在第一金属层上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀第一金属层去除阳极区域AZ之外的第一金属层，以得到位于阳极区域AZ内的第一金属层。
在步骤S306中，图案化介质层305和氮化硅钝化层303，以形成贯穿介质层305和氮化硅钝化层303的阴极接触孔315。更具体地，图案化介质层305和氮化硅钝化层303，以形成贯穿介质层305和氮化硅钝化层303的阴极接触孔315的步骤具体可为：在介质层305上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀介质层305和氮化硅钝化层303，直至露出氮化铝镓层的表面为止，形成阴极接触孔315，并去除残余的图案化光阻层。
在步骤S307中，在介质层305和位于阳极区域AZ内的第一金属层上以及阴极接触孔315内形成第二金属层，并图案化所述第二金属层以得到第一阳极304和第二阳极306的第二金属层和阴极307，其中阴极307填充阴极接触孔315。更具体地，得到第一阳极304、第二阳极306和阴极307 具体步骤可为：在介质层305、位于阳极区域AZ内的第一金属层和阴极接触孔315内采用但不限于采用电子束蒸发金属的工艺依次淀积钛金属层、金属铝层、金属钛层和金属氮化钛层，以形成第二金属层，即第二金属层为层叠的多层金属结构，包括但不限于钛金属层、金属铝层、金属钛层和金属氮化钛层，然后对第二金属层进行光刻及刻蚀工艺，形成第一阳极304、第二阳极306的第二金属层和阴极307，更具体地，第一阳极304和第二阳极306包括位于阳极区域AZ内的第一金属层和第二金属层。
在步骤S308中，在介质层305、第一阳极304、第二阳极306以及阴极307上形成保护层308。
在步骤S309中，图案化保护层308，以形成贯穿保护层308的阳极开孔316和阴极开孔317分别暴露第一阳极304、第二阳极306和阴极307。更具体地，图案化保护层308以形成贯穿保护层308的阳极开孔316和阴极开孔317的步骤具体可为：在保护层308上涂光刻胶，然后对光刻胶进行曝光、显影得到图案化光阻层，之后以图案化光阻层为掩膜刻蚀保护层308，直至暴露第一阳极304、第二阳极306和阴极307为止，形成阳极开孔316和阴极开孔317，并去除残余的图案化光阻层。
在步骤S310中，在保护层308上和阳极开孔316以及阴极开孔317内形成第三金属层，并图案化第三金属层以形成场板层309、填充阳极开孔 316的阳极导通金属310和填充阴极开孔317的阴极导通金属311。更具体地，形成阳极导通金属310、阴极导通金属311和场板的步骤具体为：在保护层308上采用但不限于采用电子束蒸发金属的工艺淀积形成第三金属层，第三金属层材料例如是铜铝化硅(AlSiCu)，然后对第三金属层进行光刻(涂胶、曝光和显影)及刻蚀工艺，形成阳极导通金属310、阴极导通金属311 和场板。其中场板层309位于阳极导通金属310与阴极导通金属311之间的区域以及位于阳极区域AZ之外、且与阳极导通金属310相连。
综上所述，本实施例提供一种半导体器件的制备方法，通过在在氮化硅钝化层303的表面和第一阳极接触孔313内淀积一层介质材料形成介质层305，增大了阳极的面积，极大的减小了反向漏电，这层介质层可以与 GaN HEMT的栅介质层同时形成，与CMOS工艺线兼容。再者，通过设置阳极导通金属310、阴极导通金属311和场板层309，从而扩展了半导体器件的耗尽区，均衡了电场分布，减少了主肖特基结的电场强度，从而提高了半导体器件耐压。
请参阅图10所示，本实用新型还提供了一种基于氮化镓外延层的半导体器件，除了具有图8的结构外，还包括了阳极开孔516和阴极开孔517。
阳极开孔516贯穿保护层508以暴露阳极。阴极开孔517贯穿保护层 508以暴露阴极507。阳极导通金属510设置在保护层508远离介质层505 的一侧，且阳极导通金属510填充阳极开孔516。阴极导通金属511设置在保护层508远离介质层505的一侧，且阴极导通金属511填充阴极开孔517。场板层509设置在保护层508上且位于阳极导通金属510和阴极导通金属 511之间的区域内并与阳极导通金属510相连，其中阳极导通金属510、阴极导通金属511和场板层509可以通过刻蚀工艺同步形成。
请一并参阅图11所示，本实施例中包含阳极开孔516和阴极开孔517 的制作方法为：
在步骤S509中，图案化所述保护层508，以形成贯穿所述保护层508 的阳极开孔516和阴极开孔517分别暴露所述第一阳极504、第二阳极506 和所述阴极507。
在步骤S510中，在所述保护层508上和所述阳极开孔516以及所述阴极开孔517内形成第三金属层，并图案化所述第三金属层以形成场板层509、填充所述阳极开孔516的阳极导通金属510和填充所述阴极开孔517的阴极导通金属511，其中所述场板层509位于所述阳极导通金属510与所述阴极导通金属511之间的区域、且与所述阳极导通金属510相连。
请参阅图12所示，本实用新型还提供了一种基于氮化镓外延层的半导体器件，例如包括：半导体衬底1300，第一缓冲层1301、后处理层1302、第二缓冲层1303、势垒层1304、钝化层603、第一阳极接触孔613、第一阳极604、介质层605、第二阳极接触孔614、第二阳极606、阴极接触孔 617、阴极607、保护层608、场板层609、阳极开孔616、阳极导通金属610、阴极开孔617和阴极导通金属611。
在图10的基础上，后处理层1302设置在第一缓冲层130与第二缓冲层1303之间。
在上述实施例的基础上，本实施例中后处理层1302可以例如为三氧化二铝(Al2O3)薄层，后处理层1302厚度为0.5-2nm。
请参阅图13所示，本实用新型还提供了一种基于氮化镓外延层的半导体器件，在图10的基础上，将后处理层替换为纳米缓冲层1402。纳米缓冲层1402设置在第一缓冲层1401与第二缓冲层1403之间，在上述实施例的基础上，本实施例中纳米缓冲层1402可以例如采用氮化镓纳米晶或氮化铝镓纳米晶。
请参阅图13所示，在其他实施例中还可以在半导体衬底1400和缓冲层之间、多层缓冲层之间、缓冲层与势垒层1404之间同时设置纳米缓冲层 1402，纳米缓冲层1402为后续生长层的生长提供成核点，有利于提高后续生长层的成膜质量。
以上公开的本实用新型优选实施例只是用于帮助阐述本实用新型。优选实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本实用新型。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，其包括：
半导体衬底；
第一缓冲层，其设置在所述半导体衬底上；
第二缓冲层，其设置在所述第一缓冲层远离所述半导体衬底的一侧；
第三缓冲层，其设置在所述第二缓冲层远离所述第一缓冲层的一侧；
势垒层，其设置在所述第三缓冲层远离所述第二缓冲层的一侧；
钝化层，其设置在所述势垒层远离所述第三缓冲层的一侧；
第一阳极，其贯穿所述钝化层且伸入所述势垒层；
介质层，其设置在所述钝化层远离所述势垒层的一侧以及所述第一阳极与所述势垒层之间；
第二阳极，其贯穿所述介质层、所述钝化层且伸入所述势垒层；
阴极，其设置在所述介质层上且贯穿所述介质层和所述钝化层；
保护层，其设置在所述第一阳极、所述第二阳极、所述阴极与所述介质层上；
阳极导通金属，设置在所述保护层远离所述介质层的一侧，且所述阳极导通金属与所述第一阳极、所述第二阳极连接；
阴极导通金属，设置在所述保护层远离所述介质层的一侧，且所述阴极导通金属与所述阴极连接；
场板层，其设置在所述保护层上，所述场板层与所述阳极导通金属连接，其中所述阳极导通金属、所述阴极导通金属和所述场板层同步形成。
2.根据权利要求1所述一种半导体器件，其特征在于，所述半导体器件还包括第一阳极接触孔，所述第一阳极接触孔贯穿所述钝化层且伸入所述势垒层，所述第一阳极设置在所述第一阳极接触孔内。
3.根据权利要求2所述一种半导体器件，其特征在于，所述半导体器件还包括第二阳极接触孔，所述第二阳极接触孔贯穿所述介质层、所述钝化层且伸入所述势垒层，所述第二阳极设置在所述第二阳极接触孔内。
4.根据权利要求1所述一种半导体器件，其特征在于，所述第一缓冲层为氮化铝。
5.根据权利要求3所述一种半导体器件，其特征在于，所述第一阳极与所述第二阳极，包括第一金属层和第二金属层，其中所述第一金属层设置在所述介质层远离钝化层的一侧、以及延伸至所述第一阳极接触孔和所述第二阳极接触孔内以覆盖位于所述第一阳极接触孔底部的所述介质层和所述第二阳极接触孔底部，所述第二金属层设置在所述第一金属层上且填充所述第一阳极接触孔和所述第二阳极接触孔。
6.根据权利要求1所述一种半导体器件，其特征在于，所述半导体器件还包括阴极接触孔，所述阴极接触孔贯穿所述介质层和所述钝化层，所述阴极设置在所述阴极接触孔内。
7.根据权利要求1所述一种半导体器件，其特征在于，所述第一阳极和第二阳极由层叠的第一数量金属层构成，所述阴极由层叠的第二数量金属层构成，且所述第一数量大于所述第二数量。
8.一种氮化镓外延层，其特征在于，其包括：
半导体衬底；
第一缓冲层，其设置在所述半导体衬底上；
第二缓冲层，其设置在所述第一缓冲层远离所述半导体衬底的一侧；
第三缓冲层，其设置在所述第二缓冲层远离所述第一缓冲层的一侧；
势垒层，其设置在所述第三缓冲层远离所述第二缓冲层的一侧。
9.根据权利要求8所述一种氮化镓外延层，其特征在于，所述第一缓冲层为氮化铝。
10.根据权利要求8所述一种氮化镓外延层，其特征在于，所述第一缓冲层的厚度为10nm-300nm。
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