CN208521923U - 封装基板及包含该封装基板的集成电路封装体 - Google Patents
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Abstract
本实用新型涉及封装基板及包含该封装基板的集成电路封装体。根据本实用新型一实施例的封装基板，该封装基板包括第一线路层、介电层和电阻层。其中，该第一线路层具有相对的第一表面与第二表面，该介电层具有相对的第三表面与第四表面，且第四表面靠近第一线路层。该电阻层设于第一线路层的第一表面与该介电层的第四表面之间，且该电阻层包括电阻区域以及非电阻区域，电阻区域裸露于第一线路层，非电阻区域位于第一线路层的下方且与第一线路层的第一表面直接接触。本实用新型提供的封装基板兼具埋入式电阻与微细线路的布局特征，实现了封装基板内部元件的精细布局。
Description
技术领域
本实用新型涉及半导体技术领域，特别涉及封装基板及包含该封装基板的集成电路封装体。
背景技术
在目前的半导体封装技术中，将电阻设置于封装基板内部是实现电子系统小型化的一种解决方案。通过这种方式，不仅可以提高产品的稳定性和可靠性，而且缩小了产品的物理尺寸。传统技术通常采用在封装基板内部挖孔洞的方式，将电阻元件放置在预留的孔洞中，从而实现将电阻埋入封装基板。
但是，随着技术的不断发展，在具有埋入式电阻的封装基板的表面上，对线路布局的精细化程度要求越来越高，传统技术的做法难以满足线路进一步密集化的要求。
因此，业内亟需对现有的封装基板进行改进，以解决现有技术所存在的上述问题。
实用新型内容
本实用新型实施例的目的之一在于提供封装基板及包含该封装基板的集成电路封装体，其将埋入式电阻与埋入式线路相结合，满足了线路进一步密集化的要求。
本实用新型的一实施例提供一种封装基板，该封装基板包括第一线路层、介电层和电阻层。其中，该第一线路层具有相对的第一表面与第二表面，该介电层具有相对的第三表面与第四表面，且第四表面靠近第一线路层。该电阻层设于第一线路层的第一表面与该介电层的第四表面之间，且部分区域裸露于第一线路之间形成实际电阻，其余区域该电阻层的部分区域位于第一线路层的下方且与第一线路层的第一表面直接接触形成非电阻区域。
根据本实用新型的实施例，该封装基板进一步包括第二线路层，该第二线路层内埋于介电层中且第二线路层的底面与介电层的第三表面平齐。该封装基板还可进一步包括导通柱，该导通柱嵌埋于介电层中并导通第二线路层及第一线路层。
根据本实用新型的另一实施例，该封装基板进一步包括第三线路层、设于第一线路层与第三线路层之间的第二介电层以及嵌埋于第二介电层中并导通第一线路层及第三线路层的第二导通柱。
根据本实用新型的另一实施例，该封装基板进一步包括防焊层。该封装基板是无核心层基板。
根据本实用新型的另一实施例，该封装基板的电阻层是薄膜形电阻层，该电阻层的厚度在0.2微米至0.5微米之间。
本实用新型的一实施例还提供一种集成电路封装体，该集成电路封装体包括本实用新型实施例提供的封装基板，以及承载于该封装基板上的集成电路元件。
本实用新型实施例提供的封装基板不同于传统设计，其兼具埋入式电阻与微细线路的布局特征，实现了封装基板内部元件的精细布局。
附图说明
图1所示是根据本实用新型一实施例的封装基板的剖面结构示意图
图2所示是根据图1中区域I的剖面俯视图
图3-14所示是根据本实用新型一实施例的封装基板的制造流程的剖面示意图
具体实施方式
为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。
图1是根据本实用新型一个实施例的封装基板10的示意图。简单起见，图1中仅示出对应一个封装单元的封装基板10，如本领域技术人员所熟知的，在实际生产过程中对应多个封装单元的若干封装基板10将成阵列排列于每条封装基板条(未示出)上。
如图1所示，根据本实用新型一实施例的封装基板10可包括第一线路层11、介电层13和电阻层14。该封装基板10可进一步包含第二线路层12。
具体地，第一线路层11具有靠近介电层13的第一表面111和与第一表面111相对的第二表面112。介电层13可设于第一线路层11与第二线路层12之间，并具有相对的第三表面131与第四表面132，其中第四表面132靠近第一线路层11。封装基板10还可包括导通柱15，该导通柱15嵌埋于介电层13中并导通相邻的两线路层，即第一线路层11及第二线路层12。
电阻层14设于第一线路层11的第一表面111与介电层13的第四表面132之间，且电阻层14的部分区域位于第一线路层11的下方并与第一线路层11的第一表面111 直接接触。在一实施例中，电阻层14可以是一表面涂覆有镍磷合金的铜箔，厚度在0.2 微米至0.5微米之间。图2示出了图1中区域I的剖面俯视图，如图2所示，电阻层14 的电阻大小与其暴露于第一线路层11的第一表面111的平面形状有关。具体地，电阻层14的电阻大小与裸露的平面形状的长度L成正比，与宽度W成反比。
类似的，如本领域技术人员可理解的，根据本实用新型的其它实施例，以图1所示的基本结构，即第一线路层11、电阻层14、介电层13、第二线路层12为基础，可在其第一线路层11上方或第二线路层12的下方形成具有更多电路层的封装基板。例如，在本申请另一实施例中，封装基板10还可包括位于第一线路层11上方的第三线路层、设于第一线路层11与第三线路层之间的第二介电层和嵌埋于第二介电层中并导通第一线路层11与第三线路层的第二导通柱。
此外，为保护线路结构受环境因素侵蚀或破坏，根据本实用新型实施例的封装基板 10可进一步包括防焊层18。防焊层18不仅覆盖第一线路层11的第二表面112的部分区域，还覆盖了第二线路层12的部分裸露表面，在后续的封装处理过程中可以有效保护封装基板10的内部结构。
本实用新型的另一实施例还可提供一种集成电路封装体(未图示)，该集成电路封装体包括图1所示的封装基板10，以及承载于封装基板10上的集成电路元件。
图3-14所示是根据本实用新型一实施例的封装基板的制造流程的剖面示意图，其可用于形成图1所示的封装基板10。
首先，参考图3，提供载板20，该载板20包括一牺牲层21、分别设于牺牲层21两表面的第一金属层22、以及设于第一金属层22上的第二金属层23，其中第一金属层22 位于牺牲层21与第二金属层23之间。
接着，参考图4，在第二金属层23上形成第二线路层12。
接着，如图5所示，在第二线路层12上依次形成介电层13、电阻材料层16和第三金属层30。该介电层13具有靠近第二线路层12的第三表面131和与之相对的第四表面 132。在本实施例中，该介电层13可压合于第二线路层12上而使第二线路层12内埋于介电层13，即介电层13的第三表面131与第二线路层12的底面平齐。电阻材料层16 与介电层13的第四表面132直接接触，并且本实施例中电阻材料层16可以是其中一个表面涂覆有镍磷合金的铜箔，厚度在0.2微米至0.5微米之间。进一步地，第三金属层 30设于电阻材料层16上，第三金属层30的下表面与电阻材料层16接触。因此，本实施例中，电阻材料层16位于介电层13与第三金属层30之间。
可对第三金属层30进行薄化处理，使第三金属层30的厚度变薄。接着，可参见图6，使用激光打孔等本领域常用的打孔方式在薄化处理后的第三金属层30和介电层13 中形成导通孔40，该导通孔40可暴露第二线路层12的部分区域。
接着，参考图7，对导通孔40进行金属填充形成导通柱15，并使填充的金属进一步覆盖在第三金属层30上，从而使第三金属层30的厚度变厚。随后蚀刻第三金属层30 的部分区域，并进一步蚀刻该区域对应的电阻材料层16，直至暴露出该区域对应的介电层13(参见图8和9)，从而得到线路层11。
参见图10，对第三金属层30进行第二次蚀刻，该次蚀刻的区域与图8所示的第一次蚀刻区域不重叠，并且该次蚀刻仅露出电阻层14，从而形成电阻层14。
随后，参见图11和图12，将用于保护电阻层14的保护膜50压在第一线路层11上，并剥离载板，即移除牺牲层21和第一金属层22，得到两份相同的基板结构。接着，如图13和图14所示，以其中任一份基板结构为例，可将第二金属层23完全蚀刻掉，露出第二线路层12，并进一步将保护膜50剥除。
最后，在第一线路层11和第二线路层11的裸露表面的部分区域上形成防焊层18，最终形成如图1所示的封装基板10。
相较于传统具有埋入式电阻的封装基板，本实用新型实施例提供的封装基板具有以下优势：一方面本实用新型实施例中埋入电阻的物理尺寸较小，满足了线路精细化的要求；另一方面，本实用新型实施例中埋入式电阻可以根据需求通过蚀刻的方式设置在封装基板的不同区域，设计方式较于传统技术更具有灵活性。
本实用新型的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求书所涵盖。
Claims (9)
1.一种封装基板，其特征在于，其包括：
第一线路层，其具有相对的第一表面与第二表面；
介电层，其具有相对的第三表面与第四表面，且所述第四表面靠近第一线路层；
以及
电阻层，其设于所述第一线路层的第一表面与所述介电层的第四表面之间，且部分区域裸露于第一线路之间形成实际电阻，其余区域位于所述第一线路层的下方且与所述第一线路层的第一表面直接接触形成非电阻区域。
2.根据权利要求1所述的封装基板，其特征在于，所述封装基板进一步包括第二线路层，所述第二线路层内埋于所述介电层中，且所述第二线路层的底面与所述介电层的第三表面平齐。
3.根据权利要求2所述的封装基板，其特征在于，所述封装基板进一步包括导通柱，所述导通柱嵌埋于所述介电层中并导通所述第二线路层及所述第一线路层。
4.根据权利要求1所述的封装基板，其特征在于，所述封装基板进一步包括第三线路层、设于所述第一线路层与所述第三线路层之间的第二介电层以及嵌埋于所述第二介电层中并导通所述第一线路层及所述第三线路层的第二导通柱。
5.根据权利要求1所述的封装基板，其特征在于，所述封装基板进一步包括防焊层。
6.根据权利要求1所述的封装基板，其特征在于，所述封装基板是无核心层基板。
7.根据权利要求1所述的封装基板，其特征在于，所述电阻层是薄膜形电阻层。
8.根据权利要求1所述的封装基板，其特征在于，所述电阻层的厚度在0.2微米至0.5微米之间。
9.一种集成电路封装体，其包含：
根据权利要求1-8任一项所述的封装基板；以及
承载于所述封装基板上的集成电路元件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820719798.9U CN208521923U (zh) | 2018-05-15 | 2018-05-15 | 封装基板及包含该封装基板的集成电路封装体 |
Applications Claiming Priority (1)
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|---|---|---|---|
| CN201820719798.9U CN208521923U (zh) | 2018-05-15 | 2018-05-15 | 封装基板及包含该封装基板的集成电路封装体 |
Publications (1)
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| CN208521923U true CN208521923U (zh) | 2019-02-19 |
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ID=65338788
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| CN201820719798.9U Active CN208521923U (zh) | 2018-05-15 | 2018-05-15 | 封装基板及包含该封装基板的集成电路封装体 |
Country Status (1)
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|---|---|
| CN (1) | CN208521923U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114266217A (zh) * | 2021-11-29 | 2022-04-01 | 中国电子科技集团公司第五十八研究所 | 一种封装基板的电源设计方法 |
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2018
- 2018-05-15 CN CN201820719798.9U patent/CN208521923U/zh active Active
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| CN114266217A (zh) * | 2021-11-29 | 2022-04-01 | 中国电子科技集团公司第五十八研究所 | 一种封装基板的电源设计方法 |
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