CN208093554U - 封装基板及包含该封装基板的集成电路封装体 - Google Patents

Abstract

本实用新型涉及封装基板及包含该封装基板的集成电路封装体。根据本实用新型一实施例的封装基板，该封装基板包括第一叠合电路结构、第二叠合电路结构和第一介电层。其中，该第一叠合电路结构包括第一线路层、第二线路层以及位于该第一线路层与该第二线路层之间的电容介质层。该电容介质层包括仅与第一线路层的第二表面以及第二线路层的第三表面中的一者直接接触的至少一第一区域，以及与第一线路层的第二表面和第二线路层的第三表面同时直接接触构成内埋电容的至少一第二区域。本实用新型提供的封装基板兼具埋入式电阻、埋入式电容以及微细线路的布局特征，实现了封装基板内部元件的精细布局。

Description

封装基板及包含该封装基板的集成电路封装体

技术领域

本实用新型涉及半导体技术领域，特别涉及封装基板及包含该封装基板的集成电路封装体。

背景技术

在目前的半导体封装技术中，将电阻和电容设置于封装基板内部是实现电子系统小型化的一种解决方案。通过这种方式，不仅可以提高产品的稳定性和可靠性，而且缩小了产品的物理尺寸。传统技术通常采用在封装基板内部挖孔洞的方式，将电阻元件和电容元件放置在预留的孔洞中，从而实现将电阻和电容埋入封装基板。

但是，随着技术的不断发展，在具有埋入式电阻和埋入式电容的封装基板的表面上，对线路布局的精细化程度要求越来越高，传统技术的做法难以满足线路进一步密集化的要求。

因此，业内亟需对现有的封装基板进行改进，以解决现有技术所存在的上述问题。

实用新型内容

本实用新型实施例的目的之一在于提供封装基板及包含该封装基板的集成电路封装体，其将埋入式电阻、埋入式电容与埋入式线路相结合，满足了线路进一步密集化的要求。

本实用新型的一实施例提供一种封装基板，该封装基板包括第一叠合电路结构、第二叠合电路结构以及第一介电层。其中，该第一叠合电路结构包括具有相对的第一表面与第二表面的第一线路层、具有相对的第三表面与第四表面的第二线路层以及位于第一线路层与第二线路层之间的电容介质层。该电容介质层包括至少一第一区域和至少一第二区域，其中，该至少一第一区域仅与第一线路层的第二表面以及第二线路层的第三表面中的一者直接接触，而该至少一第二区域与第一线路层的第二表面以及第二线路层的第三表面同时直接接触构成内埋电容。该第二叠合电路结构包括具有相对的第五表面与第六表面的第三线路层以及电阻层，并且该电阻层包括电阻区域以及非电阻区域，该电阻区域裸露于第三线路层，该非电阻区域位于第三线路层的下方且与第三线路层的第五表面直接接触。该第一介电层位于第一叠合电路结构与第二叠合电路结构之间。

根据本实用新型的一实施例，该封装基板进一步包括第二介电层，该第二介电层靠近第二叠合电路结构，且与第二叠合电路结构的电阻层直接接触。

根据本实用新型的另一实施例，该封装基板进一步包括第二介电层，该第二介电层靠近第一叠合电路结构，且与第一叠合电路结构的第一线路层直接接触。

根据本实用新型的一实施例，该封装基板进一步包括第四线路层，该第四线路层内埋于第二介电层中，且第四线路层的底面与第二介电层的底面平齐。

根据本实用新型的一实施例，该封装基板进一步包括导通柱，该导通柱嵌埋于第一介电层、第二介电层以及电容介质层中，并导通第一线路层、第二线路层、第三线路层以及第四线路层中的至少两者。

根据本实用新型的一实施例，该封装基板进一步包括第五线路层、设于第二线路层与第五线路层之间的第三介电层以及嵌埋于第三介电层中并导通第二线路层及第五线路层的第二导通柱。

根据本实用新型的另一实施例，该封装基板进一步包括第五线路层、设于第三线路层与第五线路层之间的第三介电层以及嵌埋于第三介电层中并导通第三线路层及第五线路层的第二导通柱。

根据本实用新型的一实施例，该电容介质层进一步包括第三区域，该第三区域与第一线路层的第二表面以及第二线路层的第三表面均不接触。

根据本实用新型的另一实施例，该封装基板进一步包括防焊层。该封装基板是无核心层基板。

根据本实用新型的另一实施例，该封装基板的电阻层是薄膜形电阻层，该电阻层的厚度大于0微米小于等于0.5微米。

根据本实用新型的另一实施例，该封装基板的电容介质层的厚度大于0微米小于等于20微米。

本实用新型的一实施例还提供一种集成电路封装体，该集成电路封装体包括本实用新型实施例提供的封装基板，以及承载于该封装基板上的集成电路元件。

本实用新型实施例提供的封装基板不同于传统设计，其兼具埋入式电阻、埋入式电容与微细线路的布局特征，实现了封装基板内部元件的精细布局。

附图说明

图1所示是根据本实用新型一实施例的封装基板的剖面结构示意图

图2所示是根据图1中区域I的剖面俯视图

图3所示是根据本实用新型另一实施例的封装基板的剖面结构示意图

图4-19所示是图1所示的封装基板的制造流程的剖面示意图

具体实施方式

为更好的理解本实用新型的精神，以下结合本实用新型的部分优选实施例对其作进一步说明。

图1是根据本实用新型一个实施例的封装基板10的示意图。简单起见，图1中仅示出对应一个封装单元的封装基板10，如本领域技术人员所熟知的，在实际生产过程中对应多个封装单元的若干封装基板10将成阵列排列于每条封装基板条(未示出)上。

如图1所示，根据本实用新型一实施例的封装基板10可包括第一叠合电路结构101、第二叠合电路结构102和第一介电层16。

具体地，第一叠合电路结构101包括第一线路层11、第二线路层12以及电容介质层13。第一线路层11具有相对的第一表面111与第二表面112。第二线路层12具有相对的第三表面121与第四表面122，电容介质层13可设于第一线路层11与第二线路层12之间，厚度大于0微米小于等于20微米。其中，电容介质层13具有仅与第一线路层11的第二表面112和第二线路层12的第三表面121中的一者直接接触的至少一第一区域，例如本实施例中的第一区域131仅与第一线路层11的第二表面112直接接触，另一第一区域132仅与第二线路层12的第三表面121直接接触。此外，电容介质层13还具有与第一线路层11的第二表面112和第二线路层12的第三表面121同时直接接触的至少一第二区域而构成内埋电容，例如本实施例中的第二区域133与第一线路层11的第二表面112和第二线路层12的第三表面121同时直接接触而构成内埋电容。除第一区域和第二区域外，电容介质层13还可具有与第一线路层11的第二表面112和第二线路层12的第三表面121均不接触的第三区域，例如本实施例中的第三区域134与第一线路层11的第二表面112和第二线路层12的第三表面121均不接触。电容介质层13的第一区域和第三区域均没有构成内埋电容，仅第二区域构成内埋电容。

第二叠合电路结构102包括第三线路层14以及电阻层15。其中，第三线路层14具有相对的第五表面141与第六表面142，裸露于第三线路层14的区域为电阻层15的电阻区域(例如，图1所示的电阻区域151)，而位于第三线路层14的下方并与第三线路层14的第六表面142直接接触的区域是电阻层15的非电阻区域(例如，图1所示的非电阻区域152)。在一实施例中，电阻层15可以是一表面涂覆有镍磷合金的铜箔，厚度大于0微米小于等于0.5微米。图2示出了图1中区域I的剖面俯视图，如图2所示，电阻层15的电阻大小与其暴露于第三线路层14的第六表面142，即电阻区域151的平面形状有关。具体地，电阻层15的电阻大小与电阻区域151的平面形状的长度L成正比，与宽度W成反比。

图1所示的封装基板10还包括靠近第二叠合电路结构102的第二介电层17和第四线路层18，该第二介电层17与第二叠合电路结构102的电阻层15直接接触，第四线路层18内埋于第二介电层17中，并且第四线路层18的底面与第二介电层17的底面平齐。封装基板10进一步包括导通柱19，导通柱19可嵌埋于第一介电层16、第二介电层17以及电容介质层13中，并导通第一线路层11、第二线路层12、第三线路层14以及第四线路层18中的至少两者。

类似的，如本领域技术人员可理解的，根据本实用新型的其它实施例，以图1所示的基本结构，即第一叠合电路结构101、第二叠合电路结构102、第一介电层16、第二介电层17和第四线路层18为基础，可在其第二线路层12上方、第四线路层18的下方或第一叠合电路结构101与第二叠合电路结构102之间形成具有更多电路层的封装基板。例如，在本申请另一实施例中，封装基板10还可包括位于第二线路层12上方的第五线路层(未示出)、设于第二线路层12与第五线路层之间的第三介电层(未示出)以及嵌埋于第三介电层中并导通第二线路层12及第五线路层的第二导通柱(未示出)。

此外，为保护线路结构不受环境因素侵蚀或破坏，根据本实用新型实施例的封装基板10可进一步包括防焊层20。防焊层20不仅覆盖第二线路层12的第二表面122的部分区域，还覆盖了第四线路层18的部分裸露表面，在后续的封装处理过程中可以有效保护封装基板10的内部结构。

本实用新型的另一实施例还可提供一集成电路封装体(未图示)，该集成电路封装体包括图1所示的封装基板10，以及承载于封装基板10上的集成电路元件。

此外，如本领域技术人员根据上述实施例教示所能理解的，第一叠合电路结构101与第二叠合电路结构102的位置并不局限于上述实施例，例如第一叠合电路结构101可位于第一介电层16的下方，而第二叠合电路结构102可位于第一介电层16的上方。本文中所使用的“上”、“下”等方位结构据以图示为例，并非用于限定本实用新型的各具体实施例。此外，第一叠合电路结构101与第二叠合电路结构102之间除了第一介电层16之外，还可以设置有其它电路结构。

图3所示是根据本实用新型另一实施例的封装基板10'的剖面结构示意图。封装基板10'与图1所示的封装基板10的不同之处在于封装基板10'的第二介电层17'靠近第一叠合电路结构101'，并且与第一叠合电路结构101'的第一线路层11'直接接触。

此外，如本领域技术人员可理解的，根据本实用新型的其它实施例，以图3所示的基本结构，即第一叠合电路结构101'、第二叠合电路结构102'、第一介电层16'、第二介电层17'和第四线路层18'为基础，可在其第三线路层14'上方、第四线路层18'的下方或第一叠合电路结构101'与第二叠合电路结构102'之间形成具有更多电路层的封装基板。例如，在本申请另一实施例中，具体地，封装基板10'的第五线路层(未示出)可靠近第三线路层14'设置，并可进一步设置第三线路层14'与第五线路层之间的第三介电层(未示出)以及嵌埋于第三介电层中并导通第三线路层14'及第五线路层的第二导通柱(未示出)。

图4-19所示是根据本实用新型一实施例的封装基板的制造流程的剖面示意图，其可用于形成图1所示的封装基板10。如本领域技术人员基于上述公开内容所能得到的，封装基板的制程因封装基板的结构而有相应调整，该实施例仅示例封装基板的一种制程而非用于限制其具体的制造方法。

首先，参考图4，提供载板21，该载板21包括一牺牲层22、分别设于牺牲层22两表面的第一金属层23、以及设于第一金属层23上的第二金属层24，其中第一金属层23位于牺牲层22与第二金属层24之间。

接着，参考图5，在第二金属层24上形成第四线路层18。

接着，如图6所示，在第四线路层18上依次形成第二介电层17、电阻材料层25和第三金属层26。在本实施例中，该第二介电层17可压合于第四线路层18上而使第四线路层18内埋于第二介电层17，即第二介电层17的底面与第四线路层18的底面平齐。电阻材料层25与第二介电层17直接接触，并且本实施例中电阻材料层25可以是其中一个表面涂覆有镍磷合金的铜箔，厚度大于0微米小于等于0.5微米。进一步地，第三金属层26设于电阻材料层25上，第三金属层26的下表面与电阻材料层25接触。因此，本实施例中，电阻材料层25位于第二介电层17与第三金属层26之间。

可对第三金属层26进行薄化处理，使第三金属层26的厚度变薄。接着，可参见图7，使用激光打孔等本领域常用的打孔方式在薄化处理后的第三金属层26和第二介电层17中形成导通孔40，该导通孔40可暴露第四线路层18的部分区域。

接着，参考图8，对导通孔40进行金属填充形成导通柱19。填充的金属进一步覆盖在第三金属层26上，使得第三金属层26的厚度变厚。

参见图9，提供电容结构板30，该电容结构板30包括一电容介质层13和分别设于电容介质层13的两侧的第四金属层31，其中，电容介质层13的厚度大于0微米小于等于20微米。

接着，参考图10，蚀刻第三金属层26的部分区域，直至裸露出第二介电层17，同时，蚀刻电容结构板13任一侧的第四金属层31，例如图中的下侧的部分区域，从而形成第一线路层11，该第二线路层11具有相对的第一表面111和第二表面112。

接着，如图11所示，对第三金属层26进行第二次蚀刻，该次蚀刻的区域与图10所示的第一次蚀刻区域不重叠，并且该次蚀刻仅露出电阻材料层15，从而形成第三线路层14和电阻层15，该第三线路层14具有相对的第五表面141和第六表面142。

进一步地，如图12所示，在第三线路层14上压合第一介电层16和经蚀刻的电容结构板30。该第一介电层16靠近第一线路层11，并且与第一线路层11的第一表面111直接接触。在本实施例中，第一介电层16压合于该经蚀刻的电容结构板30上，使得第一线路层11内埋于第一介电层16中，即第一介电层16的顶面与第一线路层11的第二表面112平齐。同时压合在一起的第一介电层16和电容结构板30叠放于第三线路层14上，使得第三线路层14内埋于第一介电层16中，即第一介电层16的底面与第三线路层14的第六表面142平齐。

接着，参见图13和图14，使用激光打孔等本领域常用的打孔方式在第四金属层31、电容介质层13、第一线路层11和第一介电层16中形成导通孔并进一步用金属填充形成导通柱19。

随后，参见图15，蚀刻电容结构板30的另一侧的第四金属层31的部分区域，直至暴露出该区域对应的电容介质层13，从而在电容介质层13上形成了第二线路层12，该第二线路层12具有相对的第三表面121和第四表面122。

随后，参见图16和图17，将用于保护第二线路层12和电容介质层13的保护膜50压在第二线路层12上，并移除牺牲层22和第一金属层23，得到两份相同的基板结构。接着，如图18和图19所示，以其中任一份基板结构为例，可将第二金属层24完全蚀刻掉，露出第四线路层18，并进一步将保护膜50剥除。

最后，在第一线路层11和第三线路层15的裸露表面的部分区域上形成防焊层20，最终形成如图1所示的封装基板10。

相较于传统具有埋入式电阻和埋入式电容的封装基板，本实用新型实施例提供的封装基板具有以下优势：一方面本实用新型实施例中埋入式电阻和埋入式电容的物理尺寸较小，满足了线路精细化的要求；另一方面，本实用新型实施例中埋入式电阻和埋入式电容可以根据需求通过蚀刻的方式设置在封装基板的不同区域，设计方式较于传统技术更具有灵活性。

本实用新型的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰。因此，本实用新型的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (13)

1.一种封装基板，其特征在于，其包括：

第一叠合电路结构，其包括具有相对的第一表面与第二表面的第一线路层、具有相对的第三表面与第四表面的第二线路层以及位于所述第一线路层与所述第二线路层之间的电容介质层，所述电容介质层包括：

至少一第一区域，所述至少一第一区域仅与所述第一线路层的所述第二表面以及所述第二线路层的所述第三表面中的一者直接接触；以及

至少一第二区域，所述至少一第二区域与所述第一线路层的所述第二表面以及所述第二线路层的所述第三表面同时直接接触构成内埋电容；

第二叠合电路结构，其包括具有相对的第五表面与第六表面的第三线路层以及电阻层，且所述电阻层包括电阻区域以及非电阻区域，所述电阻区域裸露于所述第三线路层，所述非电阻区域位于所述第三线路层的下方且与所述第三线路层的第五表面直接接触；以及

第一介电层，其位于所述第一叠合电路结构与所述第二叠合电路结构之间。

2.根据权利要求1所述的封装基板，其特征在于，所述封装基板进一步包括第二介电层，其靠近所述第二叠合电路结构，且与所述第二叠合电路结构的所述电阻层直接接触。

3.根据权利要求1所述的封装基板，其特征在于，所述封装基板进一步包括第二介电层，其靠近所述第一叠合电路结构，且与所述第一叠合电路结构的所述第一线路层直接接触。

4.根据权利要求2或3所述的封装基板，其特征在于，所述封装基板进一步包括第四线路层，所述第四线路层内埋于所述第二介电层中，且所述第四线路层的底面与所述第二介电层的底面平齐。

5.根据权利要求4所述的封装基板，其特征在于，所述封装基板进一步包括导通柱，所述导通柱嵌埋于所述第一介电层、第二介电层以及所述电容介质层中，并导通所述第一线路层、所述第二线路层、所述第三线路层以及所述第四线路层中的至少两者。

6.根据权利要求2所述的封装基板，其特征在于，所述封装基板进一步包括第五线路层、设于所述第二线路层与所述第五线路层之间的第三介电层以及嵌埋于所述第三介电层中并导通所述第二线路层及所述第五线路层的第二导通柱。

7.根据权利要求3所述的封装基板，其特征在于，所述封装基板进一步包括第五线路层、设于所述第三线路层与所述第五线路层之间的第三介电层以及嵌埋于所述第三介电层中并导通所述第三线路层及所述第五线路层的第二导通柱。

8.根据权利要求1所述的封装基板，其特征在于，所述电容介质层进一步包括第三区域，所述第三区域与所述第一线路层的所述第二表面以及所述第二线路层的所述第三表面均不接触。

9.根据权利要求1所述的封装基板，其特征在于，所述封装基板进一步包括防焊层。

10.根据权利要求1所述的封装基板，其特征在于，所述封装基板是无核心层基板。

11.根据权利要求1所述的封装基板，其特征在于，所述电阻层是薄膜形电阻层，厚度大于0微米小于等于0.5微米。

12.根据权利要求1所述的封装基板，其特征在于，所述电容介质层的厚度大于0微米小于等于20微米。

13.一种集成电路封装体，其包含：

根据权利要求1-12中任一项所述的封装基板；以及

承载于所述封装基板上的集成电路元件。