CN208271892U - 半导体存储器件结构 - Google Patents
半导体存储器件结构 Download PDFInfo
- Publication number
- CN208271892U CN208271892U CN201820344715.2U CN201820344715U CN208271892U CN 208271892 U CN208271892 U CN 208271892U CN 201820344715 U CN201820344715 U CN 201820344715U CN 208271892 U CN208271892 U CN 208271892U
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive layer
- support layer
- capacitor
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 239000003990 capacitor Substances 0.000 claims abstract description 199
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 210000000452 mid-foot Anatomy 0.000 claims description 77
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 12
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 12
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 12
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 12
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 12
- 238000003491 array Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 229910000410 antimony oxide Inorganic materials 0.000 claims description 8
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 8
- VTRUBDSFZJNXHI-UHFFFAOYSA-N oxoantimony Chemical compound [Sb]=O VTRUBDSFZJNXHI-UHFFFAOYSA-N 0.000 claims description 8
- ZARVOZCHNMQIBL-UHFFFAOYSA-N oxygen(2-) titanium(4+) zirconium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4] ZARVOZCHNMQIBL-UHFFFAOYSA-N 0.000 claims description 4
- 238000005253 cladding Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 540
- 238000000034 method Methods 0.000 description 45
- 230000008569 process Effects 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 238000010586 diagram Methods 0.000 description 15
- 230000007797 corrosion Effects 0.000 description 13
- 238000005260 corrosion Methods 0.000 description 13
- 238000010276 construction Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 150000001875 compounds Chemical class 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000005611 electricity Effects 0.000 description 7
- 239000013047 polymeric layer Substances 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910018316 SbOx Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 238000003475 lamination Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- PMTRSEDNJGMXLN-UHFFFAOYSA-N titanium zirconium Chemical compound [Ti].[Zr] PMTRSEDNJGMXLN-UHFFFAOYSA-N 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000002683 foot Anatomy 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
本实用新型提供一种半导体存储器件结构，半导体存储器件结构包括半导体衬底、双面电容器、底部支撑层、中部支撑层及顶部支撑层。半导体衬底具有多个电容触点，双面电容器包括第一导电层、覆盖于第一导电层的电容介质层、及覆盖于电容介质层的第二导电层。底部支撑层连接于第一导电层的底部侧壁。中部支撑层连接于第一导电层的中部侧壁；顶部支撑层连接于第一导电层的顶部侧壁，第一导电层具有凸出于顶部支撑层的凸出部，凸出部被电容介质层及第二导电层包覆。本实用新型利用多层支撑层来维持足够的电容高度，解决了电容器阵列区域横向不稳定问题，并且不需要额外增加下电极的厚度甚至可降低下电极的厚度，可有效提高电容器的容量。
Description
技术领域
本实用新型属于半导体器件设计及制造领域，特别是涉及一种半导体存储器件结构及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管 11；晶体管11的栅极与字线13相连、晶体管11的漏极/源极与位线12相连、晶体管11的源极/漏极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器 10中进行存储，如图1所示。
随着半导体器件尺寸微缩，电容器在衬底上的横向面积减小。为了提高或维持足够高的电容值，通常增加下电极(bottom electrode)的高度或者减小下电极的厚度。此时电极长径比较高，厚度较薄，会对电容器阵列区域的可靠性造成影响。比如，可能会引起下电极坍塌或倾覆，相邻的下电极相接从而造成电容器之间的短路。目前常用的手段是通过添加电极的横向连续支承层增加稳定性。但已有的单层横向支撑有其高度极限，电容值受到电极高度限制，电容器下电极倾覆和成片坍塌的风险依然存在。
基于以上所述，提供一种可以有效防止电容器下电极坍塌或倾覆，并可有效提高单位电容值的半导体存储器件结构及其制作方法实属必要。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体存储器件结构及其制作方法，用于解决现有技术中增加电容器下电极高度容易造成坍塌或倾覆的问题。
为实现上述目的及其他相关目的，本实用新型提供一种半导体存储器件结构，所述半导体存储器件结构包括：半导体衬底，所述半导体衬底具有多个在内存数组结构中的电容触点；双面电容器，包括：连接于所述电容触点的第一导电层；覆盖于所述第一导电层的内表面及外表面的电容介质层；以及覆盖于所述电容介质层外表面的第二导电层；底部支撑层，连接于所述第一导电层的底部侧壁，所述底部支撑层形成于所述半导体衬底上；中部支撑层，连接于所述第一导电层的中部侧壁，并包含第一开口，所述中部支撑层位于所述底部支撑层之上；以及顶部支撑层，连接于所述第一导电层的顶部侧壁，并包含第二开口，所述顶部支撑层位于所述中部支撑层之上；其中，所述第一导电层具有凸出于所述顶部支撑层的凸出部，所述凸出部的顶缘被所述电容介质层及所述第二导电层包覆，以使所述双面电容器的电极高度大于由所述底部支撑层、所述中部支撑层和所述顶部支撑层所构成的支撑高度。
优选地，所述中部支撑层与所述底部支撑之间具有第一间距，所述顶部支撑层与所述中部支撑层之间具有第二间距，所述第二间距小于所述第一间距，且所述第一导电层凸出于所述顶部支撑层的凸出部的高度小于所述第二间距。
优选地，一个所述第二开口与一个所述第一导电层交叠，或一个所述第二开口同时与多个所述双面电容器的所述第一导电层交叠。
进一步地，所述第二开口包含圆形开口，一个所述圆形开口与三个所述第一导电层交叠，且所述圆形开口仅与所述第一导电层部分交叠。
进一步地，所述第二开口交叠的所述第一导电层被去除一顶层部分，与所述第二开口交叠的所述第一导电层的高度低于未与所述第二开口交叠的所述第一导电层的高度，所述第一导电层在被去除顶层部分相对于未去除顶层部分的高度差小于所述凸出部的凸出高度。
优选地，所述第二开口未与任一所述双面电容器的所述第一导电层交叠，所述第一导电层在电容孔开口边缘的各处高度概呈相等。
进一步地，所述第二开口的径向宽度与位于所述第二开口与所述第一导电层之间的所述顶部支撑层的宽度比介于2:1～8:1之间。
优选地，所述第一开口及所述第二开口在垂直方向上对齐设置。
优选地，所述顶部支撑层垂直连接于所述第一导电层的所述顶部侧壁，所述中部支撑层垂直连接于所述第一导电层的所述中部侧壁。
优选地，所述电容介质层及所述第二导电层更覆盖于所述顶部支撑层、所述中部支撑层及所述底部支撑层表面。
优选地，所述第一导电层及所述第二导电层的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质层的材料包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种或两种以上所形成的介质叠层。
优选地，所述顶部支撑层的厚度大于所述中部支撑层的厚度。
优选地，所述凸出部的高度介于所述第一导电层的整体高度的八分之一至四分之一之间。
本实用新型还提供一种半导体存储器件结构的制作方法，所述制作方法包括步骤：1)提供一半导体衬底，所述半导体衬底具有多个在内存数组结构中的电容触点；2)形成叠层结构于所述半导体衬底上，所述叠层结构包括依次层叠的底部支撑层、第一牺牲介质层、中部支撑层、第二牺牲层、顶部支撑层、第三牺牲层以及暂时支撑层；3)刻蚀出电容孔于所述叠层结构中，所述电容孔显露所述电容触点；4)形成第一导电层于所述电容孔的底部及侧壁；5) 去除所述叠层结构的所述暂时支撑层，并去除所述第三牺牲层，以显露所述顶部支撑层，同时使得所述第一导电层凸出于所述顶部支撑层以形成凸出部；6)形成第一开口于所述顶部支撑层，以显露所述第二牺牲层，并采用湿法腐蚀工艺去除所述第二牺牲层，以显露所述中部支撑层；7)形成第二开口于所述中部支撑层，以显露所述第一牺牲层，并采用湿法腐蚀工艺去除所述第一牺牲层；以及8)形成电容介质层于所述第一导电层的内表面及外表面、所述顶部支撑层表面及所述中部支撑层表面，于所述电容介质层表面形成第二导电层，以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器，所述凸出部(119)的顶缘被所述电容介质层(116)及所述第二导电层(117)包覆，所述双面电容器的电极高度大于由所述底部支撑层、所述中部支撑层和所述顶部支撑层所构成的支撑高度。
优选地，步骤2)中，所述第一牺牲层的厚度、所述第二牺牲层的厚度及所述第三牺牲层的厚度呈依次递减。
优选地，步骤2)中，所述底部支撑层、所述中部支撑层、所述顶部支撑层、所述暂时支撑层的材质包含氮化硅，所述第一牺牲介质层、所述第二牺牲层及所述第三牺牲层的材质包含氧化硅。
优选地，步骤5)中，采用干法刻蚀工艺将所述暂时支撑层全部去除，并采用湿法腐蚀工艺去除所述第三牺牲层，以显露所述顶部支撑层。
优选地，步骤6)包括：6-1)形成聚合物层，所述聚合层填充所述电容孔并覆盖所述第一导电层之上；6-2)于所述聚合物层表面形成掩膜层，所述掩膜层具有窗口，一个所述窗口仅与一个所述电容孔交叠，或一个所述窗口同时与多个所述电容孔交叠；6-3)基于所述掩膜层，采用干法刻蚀工艺刻蚀所述聚合物层及所述顶部支撑层，以在所述顶部支撑层形成第一开口，所述第一开口显露所述第二牺牲层；6-4)去除所述聚合物层；以及6-5)基于所述第一开口，采用湿法腐蚀工艺去除所述第二牺牲层，以显露所述中部支撑层。
优选地，所述窗口包含圆形窗口，一个所述圆形窗口与三个所述电容孔交叠，且所述圆形窗口仅与所述电容孔部分交叠。
优选地，在步骤6-3)的所述干法刻蚀工艺中，所述第一开口显露的所述第一导电层被去除一顶层部分，以使被所述第一开口显露的所述第一导电层的第一高度低于未被所述第一开口显露的所述第一导电层的第二高度，且所述第一导电层在被去除顶层部分相对于未去除顶层部分的高度差小于所述凸出部的凸出高度。
优选地，所述第一导电层及所述第二导电层的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质层包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种或两种以上所形成的介质叠层。
优选地，所述顶部支撑层的厚度大于所述中部支撑层的厚度，步骤7)中，以具有所述第一开口的所述顶部支撑层为掩膜层，采用干法刻蚀工艺于所述中部支撑层形成第二开口，以显露所述第一牺牲层。
优选地，所述凸出部的高度介于所述第一导电层的整体高度的八分之一至四分之一之间。
本实用新型还提供一种半导体存储器件结构的制作方法，所述制作方法包括步骤：1)提供一半导体衬底，所述半导体衬底具有多个在内存数组结构中的电容触点；2)形成叠层结构于所述半导体衬底上，所述叠层结构包括依次层叠的底部支撑层、第一牺牲介质层、中部支撑层、第二牺牲层、顶部支撑层以及第三牺牲层；3)刻蚀出电容孔于所述叠层结构中，所述电容孔显露所述电容触点；4)形成第一导电层于所述电容孔的底部及侧壁；5)采用湿法腐蚀工艺腐蚀所述第三牺牲层，以在所述第三牺牲层中形成弧形凹面，所述弧形凹面由所述电容孔外侧缘朝远离所述电容孔的方向凹陷；6)采用干法刻蚀工艺刻蚀具有所述弧形凹面的所述第三牺牲层，以在所述第三牺牲层中形成显露所述顶部支撑层的自对准窗口，所述自对准窗口与所述电容孔之间保留有部分所述第三牺牲层，以形成保护侧壁，所述第一导电层凸出于所述顶部支撑层以形成凸出部；7)基于所述自对准窗口于所述顶部支撑层形成第一开口，以显露所述第二牺牲层，并采用湿法腐蚀工艺去除所述第二牺牲层及所述保护侧壁，以显露所述中部支撑层，同时使得所述第一导电层凸出于所述顶部支撑层以形成凸出部；8)形成第二开口于所述中部支撑层，以显露所述第一牺牲层，并采用湿法腐蚀工艺去除所述第一牺牲层；以及9)形成电容介质层于所述第一导电层的内表面及外表面、所述顶部支撑层表面及所述中部支撑层表面，于所述电容介质层表面形成第二导电层，以形成包含所述第一导电层、所述电容介质层及所述第二导电层的双面电容器，所述凸出部(119)的顶缘被所述电容介质层(116)及所述第二导电层(117)包覆，所述双面电容器的电极高度大于由所述底部支撑层、所述中部支撑层和所述顶部支撑层所构成的支撑高度。
优选地，步骤2)中，所述第一牺牲层的厚度、所述第二牺牲层的厚度及所述第三牺牲层的厚度呈依次递减。
优选地，步骤2)中，所述底部支撑层、所述中部支撑层、所述顶部支撑层、所述暂时支撑层的材质包含氮化硅，所述第一牺牲介质层、所述第二牺牲层及所述第三牺牲层的材质包含氧化硅。
优选地，步骤6)中，所述自对准窗口的径向宽度与所述自对准窗口与所述电容孔之间保留的所述第三牺牲层的宽度比介于2:1～8:1之间。
优选地，步骤6)中，所述自对准窗口与所述电容孔之间保留的所述第三牺牲层包含一倾斜面，所述倾斜面由所述电容孔朝所述自对准窗口的方向倾斜。
优选地，步骤7)中，采用湿法腐蚀工艺去除所述第二牺牲层，同时去除所述自对准窗口与所述电容孔之间保留的所述第三牺牲层。
优选地，步骤7)完成后，所述第一导电层在所述电容孔开口边缘的各处高度概呈相等，以使得步骤9)形成的所述双面电容器在所述电容孔开口边缘的各处高度概呈相等。
优选地，所述第一导电层及所述第二导电层的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质层包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种或两种以上所形成的介质叠层。
优选地，所述顶部支撑层的厚度大于所述中部支撑层的厚度，步骤8)中，以具有所述第一开口的所述顶部支撑层为掩膜层，采用干法刻蚀工艺于所述中部支撑层形成第二开口，以显露所述第一牺牲层。
优选地，所述凸出部的高度介于所述第一导电层的整体高度的八分之一至四分之一之间。
如上所述，本实用新型的半导体存储器件结构及其制作方法，具有以下有益效果：
本实用新型解决了电容器阵列区域横向不稳定问题，利用多层支撑层来维持足够的电容高度，并且不需要额外增加下电极的厚度甚至可降低下电极的厚度，可有效提高电容器的容量。
附图说明
图1显示为动态随机存储器的结构示意图。
图2～图16显示为本实用新型实施例1中的半导体存储器件结构的制作方法各步骤所呈现的结构示意图，其中，图4b显示为图4a中A-A’处的截面结构示意图，图8b显示为图8a 中A-A’处的截面结构示意图，图16显示为本实用新型实施例1的半导体存储器件结构的结构示意图。
图17～图29显示为本实用新型实施例2中的半导体存储器件结构的制作方法各步骤所呈现的结构示意图，其中，图19b显示为图19a中B-B’处的截面结构示意图，图22b显示为图 22a中B-B’处的截面结构示意图，图29显示为本实用新型实施例2的半导体存储器件结构的结构示意图。
元件标号说明
10 电容器
11 晶体管
12 位线
13 字线
101 半导体衬底
102 电容触点
103 底部支撑层
104 第一牺牲介质层
105 中部支撑层
106 第二牺牲层
107 顶部支撑层
108 第三牺牲层
109 暂时支撑层
110 电容孔
111 第一导电层
112 聚合物层
113 掩膜层
114、214、115、215 开口
116 电容介质层
117 第二导电层
118 上层导电层
119 凸出部
120 间隔层
121 窗口
201 弧形凹面
202 保护侧壁
203 自对准窗口
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图2～图29。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图16所示，本实施例提供一种半导体存储器件结构，所述半导体存储器件结构包括：半导体衬底101、双面电容器、底部支撑层103、中部支撑层105及顶部支撑层107。
所述半导体衬底具有多个在内存数组结构中的电容触点102。所述半导体衬底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底101可以为硅衬底。所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述电容触点102电性连接所述内存数组结构内的晶体管源极。所述电容触点102呈六方阵列排布，与后续制作的双面电容器的排布相对应。
所述电容触点102之间通过间隔层120进行隔离，所述间隔层120还位于所述半导体衬底101与所述底部支撑层103之间，所述间隔层120的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层120的材料选用为SiN。
所述双面电容器包括：连接于所述电容触点102的第一导电层111；覆盖于所述第一导电层111的内表面及外表面的电容介质层；以及覆盖于所述电容介质层外表面的第二导电层 117。
所述底部支撑层103连接于所述第一导电层111的底部侧壁，所述底部支撑层103形成于所述半导体衬底101上。
所述中部支撑层105连接于所述第一导电层111的中部侧壁，并包含开口115，所述中部支撑层105位于所述底部支撑层103之上。优选地，所述中部支撑层105垂直连接于所述第一导电层111的所述中部侧壁，以提高支撑的稳定性。
所述顶部支撑层107连接于所述第一导电层111的顶部侧壁，并包含开口114，所述顶部支撑层107的厚度大于所述中部支撑层105的厚度，以进一步提高支撑结构的稳定性。优选地，所述顶部支撑层107垂直连接于所述第一导电层111的所述顶部侧壁，以提高支撑的稳定性其中，所述顶部支撑层107位于所述中部支撑层105之上，且所述第一导电层111具有凸出于所述顶部支撑层107的凸出部119，所述凸出部119的顶缘被所述电容介质层116及所述第二导电层117包覆，以使所述双面电容器的电极高度大于由所述底部支撑层103、所述中部支撑层105和所述顶部支撑层107所构成的支撑高度。所述凸出部119的高度介于所述第一导电层111的整体高度的八分之一至四分之一之间，以进一步提高所述凸出部119所增加的电容值。
所述开口114及所述开口115在垂直方向上对齐设置。一个所述开口114与一个所述第一导电层111交叠，或一个所述开口114同时与多个所述双面电容器的所述第一导电层111 交叠。在本实施例中，所述开口114包含圆形开口，一个所述圆形开口与三个所述第一导电层111交叠，且所述圆形开口仅与所述第一导电层111部分交叠。所述开口114交叠的所述第一导电层111被去除一顶层部分，与所述开口114交叠的所述第一导电层111的高度低于未与所述开口114交叠的所述第一导电层111的高度，所述第一导电层111在被去除顶层部分相对于未去除顶层部分的高度差小于所述凸出部119的凸出高度。
所述中部支撑层105层与所述底部支撑之间具有第一间距，所述顶部支撑层107与所述中部支撑层105之间具有第二间距，所述第二间距小于所述第一间距，且所述第一导电层111 凸出于所述顶部支撑层107的凸出部119的高度小于所述第二间距，该设计可以提高后续电容器的支撑稳定性，并可有效提高电容器的高度。
所述电容介质层及所述第二导电层117更覆盖于所述顶部支撑层107、所述中部支撑层 105及所述底部支撑层103表面。
所述第一导电层111及所述第二导电层117的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质层包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆 (ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种或两种以上所形成的介质叠层。
如图2～图16所示，本实施例还提供一种半导体存储器件结构的制作方法，所述制作方法包括步骤：
如图2所示，首先进行步骤1)，提供一半导体衬底101，所述半导体衬底具有多个在内存数组结构中的电容触点102。
所述半导体衬底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底101可以为硅衬底。所述内存数组结构还包括有晶体管字符线(Wordline) 及位线(Bitline)，所述电容触点102电性连接所述内存数组结构内的晶体管源极。所述电容触点102呈六方阵列排布，与后续制作的双面电容器的排布相对应。
所述电容触点102之间通过间隔层120进行隔离，所述间隔层120还位于所述半导体衬底101与所述底部支撑层103之间，所述间隔层120的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层120的材料选用为SiN。
如图3所示，然后进行步骤2)，于所述半导体衬底101上形成叠层结构，所述叠层结构包括依次层叠的底部支撑层103、第一牺牲介质层104、中部支撑层105、第二牺牲层106、顶部支撑层107、第三牺牲层108以及暂时支撑层109。
例如，采用等离子体增强化学气相沉积(PECVD)等工艺，于所述半导体衬底101上依次形成底部支撑层103、第一牺牲介质层104、中部支撑层105、第二牺牲层106、顶部支撑层107、第三牺牲层108以及暂时支撑层109。
优选地，所述第一牺牲层的厚度H1、所述第二牺牲层106的厚度H2及所述第三牺牲层 108的厚度H3呈依次递减，以使得所述中部支撑层105层与所述底部支撑之间具有第一间距，所述顶部支撑层107与所述中部支撑层105之间具有第二间距，所述暂时支撑层109与所述顶部支撑层107具有第三间距，所述第二间距小于所述第一间距，所述第三间距小于所述第二间距，该设计可以提高后续电容器的支撑稳定性，并可有效提高电容器的高度。所述顶部支撑层107的厚度D2大于所述中部支撑层105的厚度D1。
作为示例，所述底部支撑层103、所述中部支撑层105、所述顶部支撑层107、所述暂时支撑层109的材质包含氮化硅，所述第一牺牲介质层104、所述第二牺牲层106及所述第三牺牲层108的材质包含氧化硅，以使得各支撑层与各牺牲层之间具有较高的刻蚀选择比，以使得各牺牲层被完全去除的同时保留较大厚度的各支撑层。
如图4a及图4b所示，其中，图4b显示为图4a中A-A’处的截面结构示意图，接着进行步骤3)，于所述叠层结构中刻蚀出电容孔110，所述电容孔110显露所述电容触点102。
例如，可以采用光刻工艺及等离子体干法刻蚀工艺于所述半导体衬底101中刻蚀出电容孔110，所述电容孔110的表面形状概呈圆形。
如图5所示，然后进行步骤4)，于所述电容孔110的底部及侧壁形成第一导电层111。
例如，可以采用化学气相沉积法于所述电容孔110的底部及侧壁形成第一导电层111，所述第一导电层111同时会覆盖于所述暂时支撑层109表面。所述第一导电层111及的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第一导电层111的材料包含氮化钛(TiN)。
所述第一导电层111的厚度选用为配合所述底部支撑层103、所述中部支撑层105、所述顶部支撑层107能稳定支撑后续制作的双面电容器的最小厚度至两倍的该最小厚度，在保证较低漏电流的同时，提高双面电容器的容量。
如图6～图7所示，接着进行步骤5)，去除所述叠层结构的所述暂时支撑层109，并去除所述第三牺牲层108，以显露所述顶部支撑层107，同时使得所述第一导电层凸出于所述顶部支撑层以形成凸出部119。所述凸出部119的高度介于所述第一导电层111的整体高度的八分之一至四分之一之间，以进一步提高所述凸出部119所增加的电容值。
例如，采用干法刻蚀工艺将所述暂时支撑层109以及位于所述暂时支撑层109表面的所述第一导电层111全部去除，如图6所示，并采用湿法腐蚀工艺去除所述第三牺牲层108，以显露所述顶部支撑层107，如图7所示。
如图8a～图11所示，其中，图8b显示为图8a中A-A’处的截面结构示意图，接着进行步骤6)，于所述顶部支撑层107形成开口114，以显露所述第二牺牲层106，并采用湿法腐蚀工艺去除所述第二牺牲层106，以显露所述中部支撑层105；
作为示例，步骤6)包括：
步骤6-1)，形成聚合物层112，所述聚合层填充所述电容孔110并覆盖所述第一导电层 111之上，如图a及图8b所示。
步骤6-2)，于所述聚合物层112表面形成掩膜层113，所述掩膜层113具有窗口121，一个所述窗口121仅与一个所述电容孔110交叠，或一个所述窗口121同时与多个所述电容孔 110交叠，如图8a及图8b所示。
所述窗口121包含圆形窗口，一个所述圆形窗口与三个所述电容孔110交叠，且所述圆形窗口仅与所述电容孔110部分交叠，如图8a所示。
步骤6-3)，基于所述掩膜层113，采用干法刻蚀工艺刻蚀所述聚合物层112及所述顶部支撑层107，以在所述顶部支撑层107形成开口114，所述开口114显露所述第二牺牲层106，如图9及图10所示。
在步骤6-3)的所述干法刻蚀工艺中，所述开口114显露的所述第一导电层111被去除一顶层部分，以使被所述开口114显露的所述第一导电层111的第一高度H5低于未被所述开口 114显露的所述第一导电层111的第二高度H4，且所述第一导电层111在被去除顶层部分相对于未去除顶层部分的高度差小于所述凸出部119的凸出高度，如图10所示。该第一开口覆盖的面积较大，虽然有部分的第一导电层被去除，但是该方法工艺简单且稳定性高，可以保证后续湿法腐蚀工艺能完全去除所述第二牺牲层106，并可以保证后续的电容介质层以及第二导电层117的有效填充，提高电容器的质量。
步骤6-4)，去除所述聚合物层112，如图10所示。
步骤6-5)，基于所述开口114，采用湿法腐蚀工艺去除所述第二牺牲层106，以显露所述中部支撑层105，如图11所示。
如图12～图13所示，接着进行步骤7)，于所述中部支撑层105形成开口115，以显露所述第一牺牲层，并采用湿法腐蚀工艺去除所述第一牺牲层。
作为示例，基于所述顶部支撑层107的厚度大于所述中部支撑层105的厚度，本步骤以具有所述开口114的所述顶部支撑层107为掩膜层，采用干法刻蚀工艺于所述中部支撑层105 形成开口115，以显露所述第一牺牲层。
如图14～图16所示，最后进行步骤8)，于所述第一导电层111的内表面及外表面、所述顶部支撑层107表面及所述中部支撑层105表面形成电容介质层116，于所述电容介质层116 表面形成第二导电层117，以形成包含所述第一导电层111、所述电容介质层116及所述第二导电层117的双面电容器，所述凸出部119的顶缘被所述电容介质层116及所述第二导电层 117包覆，所述双面电容器的电极高度大于由所述底部支撑层103、所述中部支撑层105和所述顶部支撑层107所构成的支撑高度。
所述电容介质层包含高K介质层，具体包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种或两种以上所形成的介质叠层。所述第二导电层117的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，例如，可以为氮化钛(TiN)。
最后，还包括于所述双面电容器上形成上层导电层118的步骤，例如，所述上层导电层 118可以为多晶硅层。
本实施通过高稳定性的工艺解决了电容器阵列区域横向不稳定问题，利用多层支撑层来维持足够的电容高度，并且不需要额外增加下电极的厚度甚至可降低下电极的厚度，可有效提高电容的容量。
实施例2
如图29所示，本实施例提供一种半导体存储器件结构，所述半导体存储器件结构包括：半导体衬底101、双面电容器、底部支撑层103、中部支撑层105及顶部支撑层107。
所述半导体衬底具有多个在内存数组结构中的电容触点102。所述半导体衬底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底101可以为硅衬底。所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述电容触点102电性连接所述内存数组结构内的晶体管源极。所述电容触点102呈六方阵列排布，与后续制作的双面电容器的排布相对应。
所述电容触点102之间通过间隔层120进行隔离，所述间隔层120还位于所述半导体衬底101与所述底部支撑层103之间，所述间隔层120的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层120的材料选用为SiN。
所述双面电容器包括：连接于所述电容触点102的第一导电层111；覆盖于所述第一导电层111的内表面及外表面的电容介质层；以及覆盖于所述电容介质层外表面的第二导电层 117。
所述底部支撑层103连接于所述第一导电层111的底部侧壁。
所述中部支撑层105连接于所述第一导电层111的中部侧壁，并包含开口215。优选地，所述中部支撑层105垂直连接于所述第一导电层111的所述中部侧壁，以提高支撑的稳定性。
所述顶部支撑层107连接于所述第一导电层111的顶部侧壁，并包含开口214，所述顶部支撑层107的厚度大于所述中部支撑层105的厚度。优选地，所述顶部支撑层107垂直连接于所述第一导电层111的所述顶部侧壁，以提高支撑的稳定性其中，所述顶部支撑层107位于所述中部支撑层105之上，且所述第一导电层111具有凸出于所述顶部支撑层107的凸出部119，，所述凸出部119的顶缘被所述电容介质层116及所述第二导电层117包覆，所述双面电容器的电极高度大于由所述底部支撑层103、所述中部支撑层105和所述顶部支撑层107所构成的支撑高度。所述凸出部119的高度介于所述第一导电层111的整体高度的八分之一至四分之一之间，以进一步提高所述凸出部119所增加的电容值。
所述开口214未与任一所述第一导电层111交叠，所述第一导电层111在电容孔开口边缘的各处高度概呈相等，所述双面电容器在电容孔开口边缘的各处高度概呈相等，不需要牺牲任何电容，可以有效提高双面电容器的整体电容值。
所述开口214的径向宽度与位于所述开口214与所述第一导电层111之间的所述顶部支撑层107的宽度比介于2:1～8:1之间，优选为2:1～4:1之间，该比值可以保证后续的电容介质层以及第二导电层117的有效填充，提高电容器的质量。
所述中部支撑层105层与所述底部支撑之间具有第一间距，所述顶部支撑层107与所述中部支撑层105之间具有第二间距，所述第二间距小于所述第一间距，且所述第一导电层111 凸出于所述顶部支撑层107的凸出部119的高度小于所述第二间距，该设计可以提高后续电容器的支撑稳定性，并可有效提高电容器的高度。
所述电容介质层及所述第二导电层117更覆盖于所述顶部支撑层107、所述中部支撑层 105及所述底部支撑层103表面。
所述第一导电层111及所述第二导电层117的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物；所述电容介质层包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆 (ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种或两种以上所形成的介质叠层。
如图17～图29所示，本实施例还提供一种半导体存储器件结构的制作方法，所述制作方法包括步骤：
如图17所示，首先进行步骤1)，提供一半导体衬底101，所述半导体衬底具有多个在内存数组结构中的电容触点102。
所述半导体衬底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底101可以为硅衬底。所述内存数组结构还包括有晶体管字符线(Wordline) 及位线(Bitline)，所述电容触点102电性连接所述内存数组结构内的晶体管源极。所述电容触点102呈六方阵列排布，与后续制作的双面电容器的排布相对应。
所述电容触点102之间通过间隔层120进行隔离，所述间隔层120还位于所述半导体衬底101与所述底部支撑层103之间，所述间隔层120的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层120的材料选用为SiN。
如图18所示，然后进行步骤2)，于所述半导体衬底101上形成叠层结构，所述叠层结构包括依次层叠的底部支撑层103、第一牺牲介质层104、中部支撑层105、第二牺牲层106、顶部支撑层107以及第三牺牲层108。
例如，采用等离子体增强化学气相沉积(PECVD)等工艺，于所述半导体衬底101上依次形成底部支撑层103、第一牺牲介质层104、中部支撑层105、第二牺牲层106、顶部支撑层107以及第三牺牲层108。
优选地，所述第一牺牲层的厚度H1、所述第二牺牲层106的厚度H2及所述第三牺牲层 108的厚度H3呈依次递减，以使得所述中部支撑层105层与所述底部支撑之间具有第一间距，所述顶部支撑层107与所述中部支撑层105之间具有第二间距，所述第二间距小于所述第一间距，该设计可以提高后续电容器的支撑稳定性，并可有效提高电容器的高度。所述顶部支撑层107的厚度D2大于所述中部支撑层105的厚度D1。
作为示例，所述底部支撑层103、所述中部支撑层105、所述顶部支撑层107的材质包含氮化硅，所述第一牺牲介质层104、所述第二牺牲层106及所述第三牺牲层108的材质包含氧化硅，以使得各支撑层与各牺牲层之间具有较高的刻蚀选择比，以使得各牺牲层被完全去除的同时保留较大厚度的各支撑层。
如图19a及图19b所示，其中，图19b显示为图19a中B-B’处的截面结构示意图，接着进行步骤3)，于所述叠层结构中刻蚀出电容孔110，所述电容孔110显露所述电容触点102。
例如，可以采用光刻工艺及等离子体干法刻蚀工艺于所述半导体衬底101中刻蚀出电容孔110，所述电容孔110的表面形状概呈圆形。
如图20所示，然后进行步骤4)，于所述电容孔110的底部及侧壁形成第一导电层111。
例如，可以采用化学气相沉积法于所述电容孔110的底部及侧壁形成第一导电层111，所述第一导电层111同时会覆盖于所述第三牺牲层108表面。所述第一导电层111及的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，在本实施例中，所述第一导电层111的材料包含氮化钛(TiN)。
所述第一导电层111的厚度选用为配合所述底部支撑层103、所述中部支撑层105、所述顶部支撑层107能稳定支撑后续制作的双面电容器的最小厚度至两倍的该最小厚度，在保证较低漏电流的同时，提高双面电容器的容量。
如图21所示，接着进行步骤5)，采用干法刻蚀工艺将位于所述第三牺牲层108表面的所述第一导电层111全部去除。然后采用湿法腐蚀工艺腐蚀所述第三牺牲层108，同时使得所述第一导电层凸出于所述顶部支撑层以形成凸出部119。所述凸出部119的高度介于所述第一导电层111的整体高度的八分之一至四分之一之间，以进一步提高所述凸出部119所增加的电容值。基于所述湿法腐蚀的各向同性特点，在所述第三牺牲层108中形成弧形凹面201，所述弧形凹面201由所述电容孔110外侧缘朝远离所述电容孔110的方向凹陷，即位于所述电容孔110外侧缘的所述第三牺牲层108的厚度大于位于远离所述电容孔110的所述第三牺牲层108的厚度。
如图22a及图22b所示，其中，图22b显示为图22a中B-B’处的截面结构示意图，接着进行步骤6)，采用干法刻蚀工艺刻蚀具有所述弧形凹面201的所述第三牺牲层108，以在所述第三牺牲层108中形成显露所述顶部支撑层107的自对准窗口203，所述自对准窗口203与所述电容孔110之间保留有部分所述第三牺牲层108，以形成保护侧壁202。
所述自对准窗口203的形状是三角形，且该三角形的侧边为内凹弧形，如图22a所示，所述自对准窗口203与所述电容孔110之间保留的所述第三牺牲层108包含一倾斜面，所述倾斜面由所述电容孔110朝所述自对准窗口203的方向倾斜。
所述自对准窗口203的径向宽度与所述自对准窗口203与所述电容孔110之间保留的所述第三牺牲层108的宽度比介于2:1～8:1之间，优选为2:1～4:1之间，在保证所述自对准窗口 203的有效宽度的同时，可以保留足够宽度的所述第三牺牲层108以保护所述第一导电层111，所述自对准窗口203的有效宽度用以定义后续所述顶部支撑层107的开口214的宽度，该开口214的宽度需要保证后续湿法腐蚀工艺能完全去除所述第二牺牲层106，并可以保证后续的电容介质层以及第二导电层117的有效填充，提高电容器的质量。
如图23～图24所示，接着进行步骤7)，基于所述自对准窗口203于所述顶部支撑层107 形成开口214，以显露所述第二牺牲层106，并采用湿法腐蚀工艺去除所述第二牺牲层106，以显露所述中部支撑层105。
在本步骤中，采用湿法腐蚀工艺去除所述第二牺牲层106，同时去除所述自对准窗口203 与所述电容孔110之间保留的所述第三牺牲层108。
由于所述开口214不与任何一个所述第一导电层111交叠，故本步骤完成后，所述第一导电层111在所述电容孔110开口边缘的各处高度概呈相等，以使得后续形成的所述双面电容器在所述电容孔110开口边缘的各处高度概呈相等，不需要牺牲任何电容，可以有效提高双面电容器的整体电容值。所述概呈相等指实质相等或在一个较小范围内的高度偏差，如 1nm～5nm等。
如图25～图26所示，接着进行步骤8)，于所述中部支撑层105形成开口215，以显露所述第一牺牲层，并采用湿法腐蚀工艺去除所述第一牺牲层。
作为示例，基于所述顶部支撑层107的厚度大于所述中部支撑层105的厚度，本步骤以具有所述开口214的所述顶部支撑层107为掩膜层，采用干法刻蚀工艺于所述中部支撑层105 形成开口215，以显露所述第一牺牲层。
如图27～图29所示，最后进行步骤9)，于所述第一导电层111的内表面及外表面、所述顶部支撑层107表面及所述中部支撑层105表面形成电容介质层116，于所述电容介质层116 表面形成第二导电层117，以形成包含所述第一导电层111、所述电容介质层116及所述第二导电层117的双面电容器，所述凸出部119的顶缘被所述电容介质层116及所述第二导电层 117包覆，所述双面电容器的电极高度大于由所述底部支撑层103、所述中部支撑层105和所述顶部支撑层107所构成的支撑高度。
所述电容介质层包含高K介质层，具体包括氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)所组成群组中的一种或两种以上所形成的介质叠层。所述第二导电层117的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，例如，可以为氮化钛(TiN)。
最后，还包括于所述双面电容器上形成上层导电层118的步骤，例如，所述上层导电层 118可以为多晶硅层。
本实施通过湿法刻蚀结合干法刻蚀形成自对准窗口，自对准窗口可以不与任何的电容孔交叠，双面电容各处高度一致性高，不牺牲电容值，同时解决了电容器阵列区域横向不稳定问题，利用多层支撑层来维持足够的电容高度，并且不需要额外增加下电极的厚度甚至可降低下电极的厚度，可有效提高电容的容量。
如上所述，本实用新型的半导体存储器件结构及其制作方法，具有以下有益效果：
本实用新型解决了电容器阵列区域横向不稳定问题，利用多层支撑层来维持足够的电容高度，并且不需要额外增加下电极的厚度甚至可降低下电极的厚度，可有效提高电容的容量。
所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
Claims (12)
1.一种半导体存储器件结构，其特征在于，所述半导体存储器件结构包括：
半导体衬底，所述半导体衬底具有多个在内存数组结构中的电容触点；
双面电容器，包括：连接于所述电容触点的第一导电层；覆盖于所述第一导电层的内表面及外表面的电容介质层；以及覆盖于所述电容介质层外表面的第二导电层；
底部支撑层，连接于所述第一导电层的底部侧壁，所述底部支撑层形成于所述半导体衬底上；
中部支撑层，连接于所述第一导电层的中部侧壁，并包含第一开口，所述中部支撑层位于所述底部支撑层之上；以及顶部支撑层，连接于所述第一导电层的顶部侧壁，并包含第二开口，所述顶部支撑层位于所述中部支撑层之上；
其中，所述第一导电层具有凸出于所述顶部支撑层的凸出部，所述凸出部的顶缘被所述电容介质层及所述第二导电层包覆，以使所述双面电容器的电极高度大于由所述底部支撑层、所述中部支撑层和所述顶部支撑层所构成的支撑高度。
2.根据权利要求1所述的半导体存储器件结构，其特征在于：所述中部支撑层与所述底部支撑层之间具有第一间距，所述顶部支撑层与所述中部支撑层之间具有第二间距，所述第二间距小于所述第一间距，且所述第一导电层凸出于所述顶部支撑层的凸出部的高度小于所述第二间距。
3.根据权利要求1所述的半导体存储器件结构，其特征在于：一个所述第二开口与一个所述第一导电层交叠，或一个所述第二开口同时与多个所述双面电容器的所述第一导电层交叠。
4.根据权利要求3所述的半导体存储器件结构，其特征在于：所述第二开口包含圆形开口，一个所述圆形开口与三个所述第一导电层交叠，且所述圆形开口仅与所述第一导电层部分交叠。
5.根据权利要求3所述的半导体存储器件结构，其特征在于：所述第二开口交叠的所述第一导电层被去除一顶层部分，与所述第二开口交叠的所述第一导电层的高度低于未与所述第二开口交叠的所述第一导电层的高度，所述第一导电层在被去除顶层部分相对于未去除顶层部分的高度差小于所述凸出部的凸出高度。
6.根据权利要求1所述的半导体存储器件结构，其特征在于：所述第二开口未与任一所述双面电容器的所述第一导电层交叠，所述第一导电层在电容孔开口边缘的各处高度概呈相等。
7.根据权利要求6所述的半导体存储器件结构，其特征在于：所述第二开口的径向宽度与位于所述第二开口与所述第一导电层之间的所述顶部支撑层的宽度比介于2:1～8:1之间。
8.根据权利要求1所述的半导体存储器件结构，其特征在于：所述第一开口及所述第二开口在垂直方向上对齐设置，所述顶部支撑层垂直连接于所述第一导电层的顶部侧壁，所述中部支撑层垂直连接于所述第一导电层的中部侧壁。
9.根据权利要求8所述的半导体存储器件结构，其特征在于：所述电容介质层及所述第二导电层更覆盖于所述顶部支撑层、所述中部支撑层及所述底部支撑层表面。
10.根据权利要求1所述的半导体存储器件结构，其特征在于：所述第一导电层及所述第二导电层的材料包括金属氮化物及金属硅化物中的一种或两种；所述电容介质层的材料包括氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑、氧化铝所组成群组中的一种或两种以上。
11.根据权利要求1所述的半导体存储器件结构，其特征在于：所述顶部支撑层的厚度大于所述中部支撑层的厚度。
12.根据权利要求1～11任一项所述的半导体存储器件结构，其特征在于：所述凸出部的高度介于所述第一导电层的整体高度的八分之一至四分之一之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820344715.2U CN208271892U (zh) | 2018-03-14 | 2018-03-14 | 半导体存储器件结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201820344715.2U CN208271892U (zh) | 2018-03-14 | 2018-03-14 | 半导体存储器件结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN208271892U true CN208271892U (zh) | 2018-12-21 |
Family
ID=64674656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201820344715.2U Active CN208271892U (zh) | 2018-03-14 | 2018-03-14 | 半导体存储器件结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN208271892U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112951996A (zh) * | 2019-12-11 | 2021-06-11 | 华邦电子股份有限公司 | 电容器及其制造方法 |
| CN115223947A (zh) * | 2021-04-21 | 2022-10-21 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
-
2018
- 2018-03-14 CN CN201820344715.2U patent/CN208271892U/zh active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112951996A (zh) * | 2019-12-11 | 2021-06-11 | 华邦电子股份有限公司 | 电容器及其制造方法 |
| CN112951996B (zh) * | 2019-12-11 | 2023-11-17 | 华邦电子股份有限公司 | 电容器及其制造方法 |
| CN115223947A (zh) * | 2021-04-21 | 2022-10-21 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108447864A (zh) | 半导体存储器件结构及其制作方法 | |
| CN208521929U (zh) | 半导体集成电路的电容装置 | |
| CN108550569B (zh) | 半导体集成电路的电容装置及其制作方法 | |
| CN108538822A (zh) | 半导体电容装置及其制作方法 | |
| TWI645539B (zh) | 用於形成包含垂直對置電容器對之陣列之方法及包含垂直對置電容器對之陣列 | |
| CN103681804B (zh) | 半导体器件、其制造方法及具有该器件的组件与系统 | |
| KR102395192B1 (ko) | 에어 스페이서를 포함하는 반도체 소자 | |
| CN208271885U (zh) | 半导体电容装置 | |
| US10784334B2 (en) | Method of manufacturing a capacitor | |
| CN110504284A (zh) | 柱状电容器阵列结构及制备方法 | |
| TW201824516A (zh) | 形成包含垂直相對之電容器對之陣列之方法及包含垂直相對之電容器對之陣列 | |
| TWI520191B (zh) | 堆疊式電容器結構及其製造方法 | |
| TW201830663A (zh) | 形成包括成對垂直相對電容器之陣列之方法及包括成對垂直相對電容器之陣列 | |
| CN104716019A (zh) | 堆叠型电容器的制造方法 | |
| WO2021169787A1 (zh) | 双面电容结构及其形成方法 | |
| CN110957304A (zh) | 一种电容器结构及其制造方法 | |
| CN208271892U (zh) | 半导体存储器件结构 | |
| US10354803B2 (en) | Devices comprising a capacitor and support material that laterally supports the capacitor | |
| CN208142182U (zh) | 柱状电容器阵列结构 | |
| CN110299325A (zh) | 包括存储器的集成电路构造及用于形成其的方法 | |
| TWI671885B (zh) | 記憶體裝置及其製造方法 | |
| WO2023279567A1 (zh) | 电容器的形成方法及半导体器件 | |
| WO2022077947A1 (zh) | 电容结构及其制作方法 | |
| WO2022022048A1 (zh) | 电容器结构及其制作方法、存储器 | |
| CN208336219U (zh) | 双面电容器结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |