CN206992100U - 泛用型导线架 - Google Patents

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Abstract

一种泛用型导线架，包括多条彼此纵横间隔交错的外框条，及多个成阵列排列的导线架单元，每一个导线架单元包含一芯片设置区、多条引脚，及一成形胶层。特别的是，该芯片设置区具有一底部、一由该底部的部份表面向上延伸的座部，及多个由该底部向上延伸的柱部，具有一第一成形胶部、一第二成形胶部，及一第三成形胶部，该成形胶层具有填置于所述柱部的间隙的第一成形胶部、一环围所述柱部及该第一成形胶部的第二成形胶部，及填置于所述引脚及所述引脚与该芯片设置区间的间隙的第三成形胶部，且该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高。

Description

泛用型导线架
技术领域
本实用新型涉及一种导线架，特别是涉及一种预成形的泛用型导线架。
背景技术
参阅图1，图1是一般常见的四方扁平无外引脚(QFN)导线架，包括一框座11、一芯片座12、一自该芯片座12的四个角落延伸并与该框座11连接的支撑条13，及多条自该框座11朝向该芯片座12延伸的引脚14，其中该框座11与该芯片座12成一间隙间隔，且所述引脚14也与该芯片座12不相接触。参阅图2，图2是沿图1的2-2割面线说明。当利用图1所示的该QFN导线架进行芯片封装时，则可将一芯片100设置于该芯片座12上，并藉由导线15与所述引脚14电连接，最后再利用一高分子封装材料(molding compound)形成一覆盖所述芯片100及该导线架裸露的表面的封装层16，而得到如图2所示的封装结构。
然而，当使用该QFN导线架进行该芯片100封装时，因需同时考虑封装制程的操作性及高分子封装材料(封装层16)与金属(芯片座12)间因为性质不兼容而密着性不佳，所导致的封装组件可靠度(reliability)问题，因此，一般会控制待封装的芯片100的面积与该芯片座12的表面积比值约在0.6至0.8。前述方式虽然可利用控制该芯片座12的面积而减少异质接面，然而，却也造成当需要封装不同尺寸的芯片100，就需重新制作具不同尺寸之芯片座12的QFN导线架，使其可符合前述芯片100与该芯片座12的表面积比值约控制在0.6～0.8的要求。
发明内容
本实用新型的目的在于提供一种可以单一规格适用不同尺寸之芯片封装的泛用型导线架。
本实用新型的该泛用型导线架，包括多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元，且每一个导线架单元包含一芯片设置区、多条引脚，及一成形胶层。
该芯片设置区具有一底部、一由该底部的部份表面向上延伸的座部，及多个由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由相同的金属材料构成，且该座部及所述柱部分别具有一与该底部反向的顶面。
所述引脚由与该座部相同的金属材料构成，所述引脚自所述外框条朝向该芯片设置区延伸，彼此间隔设置且与该芯片设置区成一间隙。
该成形胶层由绝缘高分子材料构成，具有一第一成形胶部、一第二成形胶部，及一第三成形胶部，该第一成形胶部填置于该芯片设置区的所述柱部的间隙，该第二成形胶部位于该芯片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填置于所述引脚及所述引脚与该芯片设置区的间隙。
其中，该第一成形胶部具有与该底部反向的一第一表面、该第二成形胶部具有与该底部反向的一第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部的该第一表面共同构成一连续平坦的表面，该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高，且该座部、所述柱部的顶面及该第一表面、该第二表面会裸露于外界环境。
较佳地，所述泛用型导线架，其中，该第一成形胶部的该第一表面高于该第二成形胶部的该第二表面。
较佳地，所述泛用型导线架，其中，该第一成形胶部的该第一表面低于该第二成形胶部的该第二表面。
较佳地，所述泛用型导线架，其中，该第三成形胶部具有一第三表面，且该第三表面与该第一表面齐平。
较佳地，所述泛用型导线架，还包含至少一位于该芯片设置区与所述引脚间的接地部，该至少一接地部自该底部向上延伸，具有一对外裸露，并位于该第二表面、第三表面间的第四表面。
较佳地，所述泛用型导线架，其中，所述外框条是由与所述座部相同的金属材料构成，且与所述导线架单元的底部连接。
较佳地，所述泛用型导线架，其中，所述外框条是由高分子材料构成，且与该成形胶层一体连接。
本实用新型的有益的效果在于：利用由座部与柱部配合形成可用于设置芯片的芯片设置区，因此可利用所述柱部将可承载芯片的面积延伸而可用于承载不同尺寸的芯片并降低界面密着性问题，且还利用该第二成形胶部防止封装焊锡溢流的问题。
附图说明
图1是一俯视示意图，说明传统QFN导线架结构；
图2是一剖面示意图，说明利用图1的导线架进行芯片封装的封装结构
图3是一俯视示意图，说明本实用新型泛用型导线架的第一实施例；
图4是一剖面示意图，说明沿图3中4-4割面线的剖视结构；
图5是一剖面示意图，说明第一实施例中，该第二成形胶部的另一结构态样；及
图6是一剖面示意图，说明本实用新型泛用型导线架的第二实施例。
具体实施方式
下面结合附图及实施例对本实用新型进行详细说明。
在本实用新型被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。
参阅图3、4，本新型泛用型导线架是可用于进行半导体芯片封装而形成一封装结构。该泛用型导线架的一第一实施例包含多条由铜、铜系合金或铁镍合金的金属材料构成，呈纵向及横向间隔排列且彼此相交的第一、二外框条21、22，及多个经由所述第一、二外框条21、22所定义出，彼此间隔并成阵列排列的导线架单元3，图3仅显示其中一个导线架单元3。
其中，每一个导线架单元3包含一芯片设置区31、多条引脚32，及一成形胶层33。
该芯片设置区31，具有一底部311、一由该底部311的部份表面向上延伸的座部312、多个由该底部311向上延伸的柱部313、多条自该底部311的边缘向上延伸，并与所述柱部313成一间隙的接地部314，及自该芯片设置区31的四个角落延伸而与相应的所述第一、二外框条21、22连接的支撑部315。
该座部312及所述柱部313分别具有一与该底部311反向的顶面3121、3131，且所述第一、二外框条21、22、底部311、座部312及柱部313是由相同的金属材料构成。所述接地部314概呈长条型，分别具有一对外裸露，并位于所述引脚32与所述柱部313的顶面3131间的表面。
所述引脚32由与该座部312相同的金属材料构成，自所述第一、二外框条21、22的其中至少一朝向该芯片设置区31延伸。其中，所述引脚32彼此间隔，与该芯片设置区31呈一间隙并分别具有一与该座部312的顶面3121同向且裸露于外界的顶面321。图3中是以所述引脚32成双排排列为例，然而，要说明的是，所述引脚32也可以是单排排列或是多排(3排或3排以上)排列，并不以此为限。
该成形胶层33由绝缘高分子材料，如环氧树脂等构成，具有一第一成形胶部331、一第二成形胶部332，及一第三成形胶部333，且该第一成形胶部331、第二成形胶部332及第三成形胶部333分别具有与该底部311反向的一第一表面3311、一第二表面3321，及一第三表面3331。
详细地说，该第一成形胶部331填置于该芯片设置区31的所述柱部313及所述柱部313与座部312间的间隙；该第二成形胶部332位于该于该芯片设置区31外围，环围所述柱部313及该第一成形胶部331，并介于所述接地部314与所述柱部313间；该第三成形胶部333填置于所述引脚32及所述引脚32与该芯片设置区31间的间隙。其中，该座部312的顶面3121及所述柱部313的顶面3131与该第一成形胶部331的该第一表面3311共同构成一连续平坦的表面，该第二成形胶部332的该第二表面3321会高于该第一成形胶部331的该第一表面3311，且该座部312、所述柱部313、所述引脚32的顶面321，及该第一、二、三表面3311、3321、3331会裸露于外界环境，而可分别用于后续电连接。
本实用新型泛用型导线架的该第一实施例，利用让该座部312及柱部313共同配成一可用于设置芯片(图未示)的芯片设置区31。因此，可将该座部312的尺寸设计成封装最小芯片所需的面积，再利用所述柱部313将可承载芯片的面积延伸，因此，当待封装的芯片的面积超过该座部312时，可进一步藉由所述柱部313作为芯片的承载区域，而可用于承载不同尺寸的芯片；而因为所述柱部313间填置的高分子材料，与后续用于封装的封装材料性质相同且相容性高，因此，可有效改善封装后界面接着性问题，而提升封装后组件的可靠度。再者，本实用新型该第一实施例还进一步利用让该第二成形胶部332的高度高于该第一成形胶部331，因此，当利用本新型该第一实施例进行芯片封装时，还可防止用于连接芯片与座部312的焊锡溢流至引脚32，而造成组件失效的问题。
此外，参阅图5，前述该第二成形胶部332，除了如图3所示可以是高于该第一成形胶部331，而形成类似挡墙的形状以防止焊锡溢流外，也可以是如图5所示，令该第二成形胶部332的表面3321低于第一成形胶部331的表面3311，而形成一类似沟槽的形状，也可用于容纳溢出的焊锡，而同样具有防止溢流的目的。
前述该泛用型导线架的第一实施例的制作方法是先提供一由可导电的材料，例如铜、铜系合金或铁镍合金等材料构成的基片。于该基片定义多条彼此间隔并呈纵向及横向排列的第一、二分隔岛。
接着进行蚀刻，将该基片不必要的部分蚀刻移除，令该基片形成一半成品，该半成品包括多条如图3所示，对应所述第一、二分隔岛位置的外框条21、22，及多个由所述外框条21、22界定出的导线架半成品单元，且该每一个导线架半成品单元具有如图3所示的该芯片设置区31及引脚32。
接着，再配合参阅图3、4，将该半成品夹设于一具有与该成形胶层33的形状相对应的模具中，用模注方式灌入一成形封装材料，其中，该成形封装材料为选自环氧树脂等绝缘高分子材料，将该成形封装材料填满所述导线架单元3的所述芯片设置区31及所述引脚32与所述芯片设置区31间的所有间隙，且控制让该成形封装材料如图4所示，不会覆盖所述座部312及所述引脚32的顶面3121、321及与所述顶面3121、321反向的底面，接着再将该成形封装材料固化形成该成形胶层33，即可得到该如图3所示的泛用型导线架。
参阅图6，本实用新型泛用型导线架的一第二实施例与该第一实施例的结构大致相同，其与第一实施例的不同处在于所述第一、二框条21、22是高分子材料，与该成形胶层33为一体成形，且该芯片设置区31不需所述支撑部314与所述第一、二框条21、22连接。
该第二实施例因为所述第一、二框条21、22为高分子材料，因此，当利用该第二实施例所示的泛用型导线架进行芯片封装后，而沿该第一、二框条21、22位置进行切割时，因为所述第一、二框条21、22为高分子材料，所以还可进一步减少切割刀具的损耗。
前述该第二实施例可利用二次蚀刻制程控制而形成，该二次蚀刻方法的细部制程说明已见于中国台湾TW M523189新型专利，故于此不再多加说明。
综上所述，本实用新型该泛用型导线架利用让该座部312及柱部313共同配成一可用于设置芯片的芯片设置区31，以及该第二成形胶部332的结构设计。因此，除了可用于承载不同尺寸的芯片、改善封装后界面接着性问题而提升封装可靠度外，还可防止用于连接芯片与该座部312的焊锡溢流至引脚32，而可有效提升封装后组件的可靠度，所以确实能达成本实用新型的目的。

Claims (7)

1.一种泛用型导线架，其特征在于：包含：多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元，且每一个导线架单元包含：
一芯片设置区，具有一底部、一由该底部的部份表面向上延伸的座部，及多个由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由相同的金属材料构成，且该座部及所述柱部分别具有一与该底部反向的顶面；
多条引脚，由与该座部相同的金属材料构成，所述引脚自所述外框条朝向该芯片设置区延伸，彼此间隔设置且与该芯片设置区成一间隙；及
一成形胶层，由绝缘高分子材料构成，具有一第一成形胶部、一第二成形胶部，及一第三成形胶部，该第一成形胶部填置于该芯片设置区的所述柱部的间隙，该第二成形胶部位于该芯片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填置于所述引脚及所述引脚与该芯片设置区间的间隙，
其中，该第一成形胶部具有与该底部反向的一第一表面、该第二成形胶部具有与该底部反向的一第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部的该第一表面共同构成一连续平坦的表面，该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高，且该座部、所述柱部的顶面及该第一表面、第二表面会裸露于外界环境。
2.根据权利要求1所述的泛用型导线架，其特征在于：该第一成形胶部的该第一表面高于该第二成形胶部的该第二表面。
3.根据权利要求1所述的泛用型导线架，其特征在于：该第一成形胶部的该第一表面低于该第二成形胶部的该第二表面。
4.根据权利要求1所述的泛用型导线架，其特征在于：该第三成形胶部具有一第三表面，且该第三表面与该第一表面齐平。
5.根据权利要求1所述的泛用型导线架，其特征在于：还包含至少一位于该芯片设置区与所述引脚间的接地部，该至少一接地部自该底部向上延伸，具有一对外裸露，并位于该第二表面、第三表面间的第四表面。
6.根据权利要求1所述的泛用型导线架，其特征在于：所述外框条是由与所述座部相同的金属材料构成，且与所述导线架单元的底部连接。
7.根据权利要求1所述的泛用型导线架，其特征在于：所述外框条是由高分子材料构成，且与该成形胶层一体连接。
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