CN203134784U - 半导体封装用导线架条 - Google Patents

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Abstract

本实用新型公开一种半导体封装用导线架条，所述导线架条包含一外框、数条连接支架、数个导线架单元及至少一通孔部，每一导线架单元包含一芯片座、至少一支撑条及数个间隔排列的引脚，所述支撑条连接所述芯片座至所述连接支架，所述引脚连接于所述连接支架，所述通孔部形成在所述连接至少两个相邻的导线架单元之间的连接支架上。通过所述通孔部的设计，可减少刀具切割连接支架所产生的毛刺现象，进而有效提升芯片封装质量和最终成品的制程良率。

Description

半导体封装用导线架条
技术领域
本实用新型涉及一种导线架条，特别是有关于一种半导体封装用导线架条。
背景技术
现今，半导体封装技术主要在于防止芯片受到外界温度、湿气的影响，以及杂尘的污染，并提供芯片与外部电路之间的电性连接，因此，为了满足各种封装需求，逐渐发展出各种不同型式的封装构造，例如由半导体硅晶圆(wafer)切割而成的硅芯片(chip)，利用打线(wire bonding)或凸块(bumping)等适当方式，并选择固定在导线架(leadframe)或基板(substrate)上，接着再利用胶体封装包覆保护硅芯片，如此即可完成一半导体封装构造的基本架构。目前，为了因应消费性电子产品强调轻薄短小的趋势，采用一种四方平面无外引脚半导体封装构造(QFN，Quad Flat No lead)的封装型态，所述四方平面无外引脚半导体封装构造(QFN，Quad Flat No lead)不具有外引脚，通常是在一导线架条(leadframestrip)上设置数个导线架单元，接着同时将数个芯片固定在导线架单元的芯片座上、打线结合(wire bonding)及封胶等加工程序，最后再切割去除多余框架，以便同时制造完成数个具有导线架的封装构造，其中通过打线结合(wire bonding)的方式将芯片电性连接至导线架条的引脚上，能够有较短的讯号传递路径，因而具有较快的讯号传递速度。
然而，所述四方平面无外引脚半导体封装构造(QFN，Quad Flat No lead)在封装的过程中，分离每一个导线架单元须在导线架条上进行横向及纵向的切割工序，由于现在半导体都是采用高密度引脚间距，且所述导线架条为铜合金，在所述切割工序中，利用刀具切割会在导线架条上产生毛刺(bur)，使导线架条上的两条相邻引脚因毛刺接触而导致产品短路失效的情形，因而严重影响芯片的封装质量和最终成品的制程良率。
故，有必要提供一种半导体封装用导线架条，以解决现有技术所存在的问题。
实用新型内容
有鉴于此，本实用新型提供一种半导体封装用导线架条，以解决在封装后的切割过程中，切割工序在导线架条上产生毛刺而导致产品短路失效的问题。
本实用新型的主要目的在于提供一种半导体封装用导线架条，其可以通过在连接支架形成通孔部，以减少刀具切割连接支架所产生的毛刺现象，相对避免两条相邻的引脚因毛刺接触而导致产品短路失效的风险。
本实用新型的次要目的在于提供一种半导体封装用导线架条，其可以通过在连接支架形成通孔部，以减少刀具切割连接支架所产生的毛刺现象，可有效提升芯片封装质量和最终成品的制程良率。
为达成本实用新型的前述目的，本实用新型一实施例提供一种半导体封装用导线架条，其中所述半导体封装用导线架条包含一外框、数条连接支架、数个导线架单元及至少一通孔部，所述连接支架交错排列在所述外框的范围内，所述导线架单元排列在所述连接支架定义的空间内，每一导线架单元包含一芯片座、至少一支撑条及数个间隔排列的引脚，所述支撑条连接所述芯片座至所述连接支架，所述引脚连接于所述连接支架，所述通孔部形成在所述连接至少两个相邻的导线架单元之间的连接支架上。
再者，本实用新型另一实施例提供一种半导体封装用导线架条，其中所述半导体封装用导线架条包含一外框、数条连接支架、数个导线架单元及至少一通孔部，所述连接支架交错排列在所述外框的范围内，所述导线架单元排列在所述连接支架定义的空间内，每一导线架单元包含数个间隔排列的引脚，所述引脚连接于所述连接支架，所述通孔部形成在所述至少两个相邻的导线架单元之间的连接支架上。
根据上述半导体封装用导线架条，在封装后的切割过程中，本实用新型通过在所述连接支架形成通孔部，可减少刀具切割连接支架所产生的毛刺现象，相对避免两条相邻的引脚因毛刺接触而导致产品短路失效的风险，可有效提升芯片封装质量和最终成品的制程良率。
附图说明
图1是本实用新型一实施例半导体封装用导线架条的上视图。
图2是本实用新型图1实施例半导体封装用导线架条II-II的剖视图。
图1A至1D是本实用新型图1实施例半导体封装用导线架条的通孔部其它形态的上视图。
图3是本实用新型另一实施例半导体封装用导线架条的上视图。
图3A是本实用新型图3实施例半导体封装用导线架条另一种形态的上视图。
图4是图3A实施例半导体封装用导线架条IV-IV的剖视图。
图5是本实用新型又一实施例半导体封装用导线架条的上视图。
图6是图5实施例半导体封装用导线架条VI-VI的剖视图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂，下文特举本实用新型较佳实施例，并配合附图，作详细说明如下。再者，本实用新型所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
请参照图1、2所示，本实用新型一实施例提供一种半导体封装用导线架条100可以应用在四方平面无外引脚半导体封装构造(QFN，Quad Flat Nolead)，且利用一金属板制作而成，所述金属板可选自各种具良好导电性的金属，例如铜、铁、铝、镍、锌或其合金等。所述半导体封装用导线架条100包含一外框1、数条连接支架2、数个导线架单元3及数个通孔部21，本实用新型将于下文逐一详细说明所述实施例各元件的细部构造、组装关系及其运作原理。
所述连接支架2交错排列在所述外框1的范围内，所述导线架单元3排列在所述连接支架2定义的空间20内，每一导线架单元3包含一芯片座31、数个支撑条32及数个间隔排列的引脚33，如图1所示，每一导线架单元3的支撑条32为四个，分别连接所述芯片座31两侧的两个连接支架2，使所述支撑条32自所述芯片座31至所述连接支架2，但所述支撑条32也可仅设置一个，用以支撑所述芯片座31上，另外，所述引脚33连接于所述连接支架2，即每一连接支架2两侧分别各延伸一导线架单元3的引脚33，所述通孔部21形成在所述连接两个相邻的导线架单元3之间的连接支架2上，在本实施中，所述通孔部21为单一长槽孔，所述长槽孔是指一穿孔，所述穿孔沿着其所在的连接支架2的长度方向上的尺寸，大于所述穿孔垂直其所在的连接支架2的长度方向上的尺寸。所述长槽孔可以为任意形状，例如矩形、两端为弧形边缘的长条形、椭圆形或不规则形状等，所述长槽孔位于两导线架单元3的引脚33之间。
此外，在本实用新型的其他实施例中，如图1A所示，所述通孔部21也可以为二个(或两个以上)间隔排列的长槽孔；或是，如图1B所示，所述通孔部21’至少形成在所述连接支架2连接所述引脚33的位置上，且为数个间隔排列的短槽孔，所述短槽孔是指一穿孔，所述穿孔沿着其所在的连接支架2的长度方向上的尺寸，小于或等于所述穿孔垂直其所在的连接支架2的长度方向上的尺寸。所述短槽孔可以为任意形状，例如圆形、正方形、矩形或者其他形状；以及，如图1C所示，所述通孔部21为一长槽孔，所述通孔部21为一边界凹凸间隔排列的长槽孔；再者，如图1D所示，所述通孔部21、21’分别为交错间隔排列的两长槽孔及一短槽孔。所述长槽孔是指一穿孔，所述穿孔沿着其所在的连接支架2的长度方向上的尺寸，大于所述穿孔垂直其所在的连接支架2的长度方向上的尺寸。所述长槽孔的形状可以为任意形状，例如矩形、两端为弧形边缘的长条形、椭圆形或不规则形状等。所述短槽孔是指一穿孔，所述穿孔沿着其所在的连接支架2的长度方向上的尺寸，小于或等于所述穿孔垂直其所在的连接支架2的长度方向上的尺寸。所述短槽孔可以为任意形状，例如圆形、正方形、矩形或者其他形状。
如上所述，在封装后的切割过程中，分离每一个导线架单元3须先在金属或合金的连接支架2上进行切割工序，而本实用新型通过所述通孔部21、21’为长槽孔或短槽孔的设计，可减少刀具在所述连接支架2上切割的面积，因而降低刀具切割连接支架2所产生的毛刺现象，相对避免两条相邻的引脚33因毛刺接触而导致产品短路失效的风险，可有效提升芯片封装质量和最终成品的制程良率，另外，所述长槽孔(在连接支架长度方向上挖去连续的较大面积)用在所述连接支架2的宽度较宽的情况，所述长槽孔的形成不会影响所述半导体封装用导线架条100的整体强度，所述短槽孔(在连接支架长度方向上挖去间隔的面积)用在所述连接支架2的宽度较窄的情况，所述短槽孔的形成可以起到尽量避免影响所述半导体封装用导线架条100的整体强度的作用。而且，根据所述半导体封装用导线架条100的具体设计，可以将所述长槽孔和所述短槽孔进行合理的分配，以达到最大限度的降低切割时毛刺现象并且不影响所述半导体封装用导线架条100的整体强度。再者，同一所述半导体封装用导线架条100的上每个导线架单元之间的连接支架上的通孔部可以是相同的设计排列，也可以是不同的设计排列。
请参照图3及3A所示，本实用新型另一实施例的半导体封装用导线架条100相似于本实用新型图1实施例，并大致沿用相同元件名称及图号，但本实施例的差异特征在于：所述导线架单元3包含数个引脚，所述引脚包含第一引脚33及数个第二引脚33’，所述第一引脚33与第二引脚33’的长度不同，且彼此交错排列且连接在相应的连接支架2上。
如上所述，在封装的芯片固定及电性连接过程中，所述导线架单元3的芯片座31是用以提供一个或数个芯片4固定，接着利用打线结合(wire bonding)的焊线(未绘示)接合方式；或是如图3A、图4所示利用倒装芯片4(flip chip)的凸块41(bump，图3A以虚线圆球示意于图中)结合方式，将所述芯片4与所述第一引脚33与第二引脚33’电性连接，通过所述第一引脚33与第二引脚33’的长度不同的设计，可提高电性连接的连接点空间，进而可增加电性连接的连接点的密集度，因而能进一步提高所述第一引脚33与第二引脚33’的数量。
以上实施例的所述半导体封装用导线架条100可以应用在四方平面无外引脚半导体封装构造(QFN，Quad Flat No lead)，另外，这种具有通孔部设计的半导体封装用导线架条同样可以适用在任何无外引脚半导体封装构造，不限定在四方平面无外引脚半导体封装构造，也可以适用于两边具有引脚的半导体封装构造，例如小外形无外引脚半导体封装构造(SON，Small Outline No lead)，或者一边、三边具有引脚的无外引脚半导体封装构造。只要无外引脚的半导体封装构造需要切割制程，此种具有通孔部设计的半导体封装用导线架条都同样起到防止或降低切割时产生的毛刺现象。
请参照图5所示，本实用新型又一实施例的半导体封装用导线架条100相似于本实用新型图1实施例，并大致沿用相同元件名称及图号，但本实施例的差异特征在于：所述半导体封装用导线架条100仅包含一外框1、数条连接支架2及数个导线架单元3，所述连接支架2交错排列在所述外框1的范围内，所述导线架单元3排列在所述连接支架2定义的空间20内，每一导线架单元3包含数个间隔排列的引脚，所述引脚包含第一引脚33及第二引脚33’，但不具有芯片座，所述第一引脚33及第二引脚33’连接于所述连接支架2，所述第一引脚33及第二引脚33’的长度不同，且彼此交错排列，所述连接支架2具有一通孔部21，所述通孔部21为一长槽孔，所述通孔部21为一边界凹凸间隔排列的长槽孔。
如上所述，在封装后的切割过程中，本实施例通过所述边界凹凸间隔排列的长槽孔的设计，可减少刀具切割连接支架2所产生的毛刺现象，进而有效提升所述芯片4的封装质量和最终成品的制程良率。
请配合参照图1，其显示依照本实用新型的一实施例的半导体封装用导线架条100。本实施例的半导体封装用导线架条100的制造方法可包括如下步骤：
备置一导线架条100，其中所述导线架条包含一外框1、数条连接支架2及数个导线架单元3，所述连接支架2交错排列在所述外框1的范围内，所述导线架单元3排列在所述连接支架2定义的空间20内，每一导线架单元3包含一芯片座31、数个间隔排列的引脚，所述引脚包含第一引脚33，所述第一引脚33连接于所述连接支架2，其中所述连接支架2具有一通孔部21，形成在所述连接支架2连接所述第一引脚33的位置上。
将数个芯片(未绘示)分别固定在所述导线架单元3的芯片座31上，接着利用打线结合(wire bonding)的方式以数个导电元件(如焊线)电性连接所述第一引脚33及芯片。
将所述导线架条100放置于一模具(未绘示)中，并填充一胶体(未绘示)包覆所述芯片，并使所述胶体固化，接着利用一刀具(未绘示)将每一连接支架2沿所述通孔部21纵向断切，使两相邻的导线架单元3分开，即可以完成半导体的封装作业。
另外，若使用图5、6的导线架条100，则是将一芯片4直接固定在所述第一引脚33及第二引脚33’上，并以数个导电元件(如导线或凸块)电性连接所述第一、第二引脚33、33’与所述芯片4，再将所述导线架条100放置于一模具(未绘示)中，并填充一胶体包覆所述芯片4及导电元件，最后将每一连接支架2沿所述通孔部21纵向断切，使两相邻的导线架单元3分开。
如上所述，在封装后的切割过程中，本实用新型通过在所述连接支架2形成通孔部21，可减少刀具切割连接支架2所产生的毛刺现象，相对避免两条相邻的第一引脚33因毛刺接触而导致产品短路失效的风险，可有效提升芯片封装质量和最终成品的制程良率。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种半导体封装用导线架条，其特征在于：所述半导体封装用导线架条包含：
一外框；
数条连接支架，交错排列在所述外框的范围内；及
数个导线架单元，排列在所述连接支架定义的空间内，每一导线架单元包含：一芯片座；至少一支撑条，连接所述芯片座至所述连接支架；及数个间隔排列的引脚，所述引脚连接于所述连接支架；
至少一通孔部，形成在所述连接至少两个相邻的导线架单元之间的连接支架上。
2.如权利要求1所述的半导体封装用导线架条，其特征在于：数个通孔部，形成在任意两个相邻的所述导线架单元之间的连接支架上。
3.如权利要求1或2所述的半导体封装用导线架条，其特征在于：所述通孔部为至少一长槽孔。
4.如权利要求1或2所述的半导体封装用导线架条，其特征在于：所述通孔部为至少一短槽孔。
5.如权利要求4所述的半导体封装用导线架条，其特征在于，所述短槽孔有数个，并且设置在连接支架上相邻所述两导线架单元的对应引脚之间。
6.如权利要求1或2所述的半导体封装用导线架条，其特征在于：所述通孔部为至少一长槽孔及至少一短槽孔的组合。
7.如权利要求6所述的半导体封装用导线架条，其特征在于，所述长槽孔和所述短槽孔交错排列。
8.如权利要求1所述的半导体封装用导线架条，其特征在于：所述引脚包含数个第一引脚和数个第二引脚，所述第一引脚与所述第二引脚的长度不同，且彼此交错排列且连接在所述连接支架上。
9.一种半导体封装用导线架条，其特征在于：所述半导体封装用导线架条包含：
一外框；
数条连接支架，交错排列在所述外框的范围内；及
数个导线架单元，排列在所述连接支架定义的空间内，每一导线架单元包含：数个间隔排列的引脚，所述引脚连接于所述连接支架；
至少一通孔部，形成在所述至少两个相邻的导线架单元之间的连接支架上。
10.如权利要求9所述的半导体封装用导线架条，其特征在于：所述引脚包含数个第一引脚和数个第二引脚，所述第一引脚与第二引脚的长度不同，且彼此交错排列且连接在所述连接支架上。
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