CN202513135U

CN202513135U - 半导体基底

Info

Publication number: CN202513135U
Application number: CN2011900000552U
Authority: CN
Inventors: 尹海洲; 朱慧珑; 骆志炯
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-05-31
Filing date: 2011-07-26
Publication date: 2012-10-31
Anticipated expiration: 2021-07-26

Abstract

一种半导体基底，包括：半导体衬底，所述半导体衬底包括隔离结构，以隔离至少两个有源区；其特征在于，所述半导体基底还包括：修正半导体区，所述修正半导体区嵌于至少部分数目的所述有源区中，所述修正半导体区材料与所述半导体衬底材料不同，且所述修正半导体区的上表面至少与所述有源区的上表面齐平，所述修正半导体区的下表面高于所述隔离结构的下表面。本实用新型去除了穿过隔离结构进行横向扩散的掺杂离子，保证了半导体器件的阈值电压稳定。

Description

半导体基底

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体基底。

背景技术

在半导体制造技术中，形成阱区是必不可少的工艺。

下面结合附图说明现有技术中阱区的形成方法，所述方法具体包括：

参见图1所示，提供半导体衬底100，所述半导体衬底100包括：第一隔离结构111、第二隔离结构112、第三隔离结构113、第四隔离结构114和第五隔离结构115，所述隔离结构用于隔离有源区。

参见图2所示，在所述第二隔离结构112和所述第三隔离结构113之间的有源区之外的半导体衬底100上形成光刻胶120。

参见图3所示，进行掺杂离子140注入。

参见图4所示，在所述第二隔离结构112和所述第三隔离结构113之间的有源区内形成第一阱区151，第一阱区151的深度一般大于所述隔离结构的深度。

然而随着半导体器件尺寸的不断减小，隔离结构的尺寸也随之不断减小。因此在形成第一阱区151的过程中，由于隔离结构的尺寸很小，部分掺杂离子会发生横向扩散(lateral scattering)，即部分掺杂离子会穿过第二隔离结构112和第三隔离结构113，从而在第二隔离结构112朝向第一隔离结构111的一侧的中上部产生第一多余掺杂区域161，在第三隔离结构113朝向第四隔离结构114的一侧的中上部也产生第二多余掺杂区域162，且第一多余掺杂区域161和第二多余掺杂区域162的掺杂类型与第一阱区151的掺杂类型相同。

参见图5所示，去除所述光刻胶120，得到包括第一阱区151、第一多余掺杂区域161和第二多余掺杂区域162的半导体器件。

参见图6所示，采用同样方法可在第一隔离结构111和第二隔离结构112之间的有源区内、第三隔离结构113和第四隔离结构114之间的有源区内、第四隔离结构114和第五隔离结构115之间的有源区内同时形成第二阱区152。

类似地，在形成第二阱区152的过程中，同样会在第二隔离结构112朝向第三隔离结构113的一侧的中上部产生第三多余掺杂区域163、在第三隔离结构113朝向第二隔离结构112的一侧的中上部产生第四多余掺杂区域164、在第四隔离结构114朝向第三隔离结构113的一侧的中上部产生第五多余掺杂区域165、在第四隔离结构114朝向第五隔离结构115的一侧的中上部产生第六多余掺杂区域166，且第三多余掺杂区域163、第四多余掺杂区域164、第五多余掺杂区域165和第六多余掺杂区域166的掺杂类型与第二阱区152的掺杂类型相同。

所述第一阱区151和所述第二阱区152的掺杂类型不同。如：第一阱区151为N型离子掺杂，第二阱区152为P型离子掺杂，则：第一多余掺杂区域161和第二多余掺杂区域162为N型离子掺杂，第三多余掺杂区域163、第四多余掺杂区域164、第五多余掺杂区域165和第六多余掺杂区域166为P型离子掺杂。

由于第五多余掺杂区域165、第六多余掺杂区域166和第二阱区152的掺杂类型相同，因此第五多余掺杂区域165基本不会对第三隔离结构113和第四隔离结构114之间的半导体器件的阈值电压产生影响，第六多余掺杂区域166也基本不会对第四隔离结构114和第五隔离结构115之间的半导体器件的阈值电压产生影响。

但是由于第一多余掺杂区域161与第二阱区152的掺杂类型不同，因此第一隔离结构111和第二隔离结构112之间的半导体器件的阈值电压会发生变化。同样，由于第三多余掺杂区域163与第一阱区151的掺杂类型不同，且第四多余掺杂区域164与第一阱区151的掺杂类型不同，因此第二隔离结构112和第三隔离结构113之间的半导体器件的阈值电压也会发生变化；由于第二多余掺杂区域162与第二阱区152的掺杂类型不同，因此第三隔离结构113和第四隔离结构114之间的半导体器件的阈值电压也会发生变化。阈值电压的变化势必影响半导体器件的性能。

因此，如何在形成阱区的过程中，减小掺杂离子的横向扩散引起的半导体器件阈值电压变化就成为亟待解决的问题。

实用新型内容

本实用新型解决的问题是提供一种半导体基底，去除穿过隔离结构进行横向扩散的掺杂离子，保证了半导体器件的阈值电压稳定。

为解决上述问题，本实用新型提供了一种半导体基底，包括：

半导体衬底，所述半导体衬底包括隔离结构，以隔离至少两个有源区；

修正半导体区，所述修正半导体区嵌于至少部分数目的所述有源区中，所述修正半导体区材料与所述半导体衬底材料不同，且所述修正半导体区的上表面至少与所述有源区的上表面齐平。

可选地，所述修正半导体区的下表面高于所述隔离结构的下表面。

可选地，所述半导体衬底材料为Si、SiGe、SiC或Ge。

可选地，所述修正半导体区材料为Si、SiGe、SiC或Ge。

与现有技术相比，本实用新型具有以下优点：

本实用新型提供了一种半导体基底，其包括掺杂类型不同的半导体衬底和修正半导体区，该半导体基底中由于减少或去除了多余掺杂区域的数目，因此也能保证后续制备的半导体器件阈值电压的稳定。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1至图6是现有技术制作半导体器件的结构示意图；

图7是本申请实施例一提供的阱区的形成方法的流程示意图；

图8至图16是本申请实施例一提供的阱区的形成方法的中间结构的剖面图；

图17是本申请实施例二提供的阱区的形成方法的流程示意图；

图18至图22是本申请实施例二提供的阱区的形成方法的中间结构的剖面图；

图23是本申请实施例三提供的半导体基底的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术中随着半导体器件尺寸的不断减小，包括隔离结构的半导体器件在形成掺杂区的过程中，部分掺杂离子会穿过隔离结构发生横向扩散，最终影响了半导体器件的阈值电压。

针对上述缺陷，本发明提供了两种阱区的形成方法，一个是在有源区内形成阱区后，采用掩模覆盖所述有源区，将所述有源区之外包括多余的掺杂区域半导体衬底去除，进而重新生长不含多余掺杂区域的半导体衬底；另一个是在有源区内形成阱区后，在不破坏所述阱区的前提下，将全部或部分阱区上包括多余的掺杂区域的半导体衬底去除，进而重新生长不包含多余掺杂区域的半导体衬底。上述两种方法都避免了多余的掺杂区域引起的半导体器件阈值电压发生变化的现象，保证了半导体器件的阈值电压稳定。根据上述两种方法，本发明还得到了一种半导体基底，其包括掺杂类型不同的半导体衬底和修正半导体区，该半导体基底中由于减少或去除了多余掺杂区域的数目，因此也能保证后续制备的半导体器件阈值电压的稳定。

下面结合附图进行详细说明。

实施例一

图7示出了本实施例提供的阱区的形成方法的流程示意图，所述阱区的形成方法包括：

S11，在半导体衬底内形成隔离区，以隔离有源区；

S12，选定至少一个所述有源区，在选定的所述有源区内形成第一阱区；

S13，以掩模覆盖选定的所述有源区，刻蚀剩余的所述有源区，以形成凹槽；

S14，外延生长半导体材料，以填充所述凹槽形成修正半导体区。

图8至图16示出了本实施例阱区的形成方法的中间结构的剖面图，下面结合图7和图8至图16对本实施例进行详细描述。

结合图7和图8，执行步骤S11，在半导体衬底200上形成隔离区，以隔离有源区。

具体的，所述半导体衬底200的材料可以是硅衬底(Si)、锗硅衬底(SiGe)、碳化硅衬底(SiC)或锗衬底(Ge)等。

具体地，所述隔离区由隔离结构界定，所述隔离结构可以为浅沟槽隔离结构或者局部氧化硅隔离结构。所述隔离结构的数目可以为大于或等于2的任意整数。所述隔离结构的具体制备方法对于本领域的技术人员是熟知的，在此不再赘述。

为简单起见，本实施例中所述隔离结构包括5个浅沟槽隔离结构，分别为：第一浅沟槽隔离结构211、第二浅沟槽隔离结构212、第三浅沟槽隔离结构213、第四浅沟槽隔离结构214和第五浅沟槽隔离结构215。其中，第一浅沟槽隔离结构211和第二浅沟槽隔离结构用于隔离第一有源区，第二浅沟槽隔离结构212和第三浅沟槽隔离结构213用于隔离第二有源区，第三浅沟槽隔离结构213和第四浅沟槽隔离结构214用于隔离第三有源区，第四浅沟槽隔离结构214和第五浅沟槽隔离结构215用于隔离第四有源区。

接着执行步骤S12，选定至少一个所述有源区，在选定的所述有源区内形成第一阱区。

本实施例中选定第一有源区、第三有源区和第四有源区。需要说明的是，在本发明的其他实施例中，还可以有其他不同的选择，如：选择一个有源区、两个有源区或所有的有源区等。

首先，在未选定的第二有源区上形成光刻胶220，参见图9所示。其中，所述光刻胶220可以覆盖第二有源区、全部或部分的第二浅沟槽隔离结构212和/或全部或部分的第三浅沟槽隔离结构213，所述光刻胶220也可以仅仅覆盖第二有源区，只要所述光刻胶220不覆盖选定的有源区即可。

然后，进行掺杂离子240注入，参见图10所示。其中，当第一阱区的掺杂类型为P型时，所述掺杂离子240可以为In离子、|B离子或BF₂离子；当所述第一阱区的掺杂类型为N型时，所述掺杂离子240可以为As离子、P离子或Sb离子。

在进行掺杂离子注入后，去除所述光刻胶220，此时在选定的第一有源区、第三有源区内和第四有源区内分别形成了第一阱区251，参见图11所示。基于与背景技术所描述相同的原因，本实施例在形成第一阱区251的同时，也会在第二隔离结构212朝向第三隔离结构213一侧的中上部形成第一多余掺杂区域261、在第三隔离结构213朝向第二隔离结构212一侧的中上部形成第二多余掺杂区域262，具体参见图11。当然，在第三隔离结构213、第四隔离结构214和第二隔离结构212的各侧壁上也会出现多余掺杂区域，图11中未示出。

接着执行步骤S13，以掩模覆盖选定的第一有源区、第三有源区和第四有源区，刻蚀剩余的第二有源区，以形成凹槽。

参见图12所示，首先在所述第一有源区、第三有源区和第四有源区上形成掩模270。其中，所述掩模270可以利用任何常规真空镀膜技术获得。例如原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强型化学气相沉积(PECVD)工艺。本实施例中利用低压化学气相沉积(LPCVD)工艺，在高温(约750摄氏度)条件下，经由氨气和二路硅烷反应生成氮化硅(Si₃N₄)。

需要说明的是，所述掩模270在完全覆盖选定的三个有源区的同时，还可以覆盖部分或全部第一浅沟槽隔离结构211、部分或全部第二浅沟槽隔离结构212、部分或全部第三浅沟槽隔离结构213、部分或全部浅沟槽隔离结构214、部分或全部隔离结构215，但所述掩模270不能覆盖未选定的有源区。

参见图13所示，选择性刻蚀未覆盖所述掩模270的第二有源区，以形成凹槽280。

本实施例中所述选择性刻蚀具体可采用选择性等离子刻蚀方法，该方法对本领域的技术人员是熟知的，故在此不再赘述。为了在形成凹槽280的过程中，将所述第一多余掺杂区域261和所述第二多余掺杂区域262去除，所述凹槽280的深度应该大于或等于所述第一多余掺杂区域261或第二多余掺杂区域262的深度。

此外，为了不破坏所述浅沟槽隔离结构，所述凹槽280的深度还应该小于或等于所述浅沟槽隔离结构的深度，具体参见图13所示。由于阱区的上表面一般高于隔离结构的下表面，所述多余掺杂区域的下表面低于所述阱区的上表面，因此在保证凹槽280的深度小于或等于隔离结构深度且大于或等于所述第一多余掺杂区域261或第二多余掺杂区域262深度的情况下，所述凹槽280的下表面可能高于所述第一阱区251的上表面，也可能等于所述第一阱区251的上表面，还可能低于所述第一阱区251的上表面。

接着执行步骤S14，参见图14所示，外延生长半导体材料290，以填充所述凹槽280形成修正半导体区。

其中，外延生长的所述半导体材料290可以为Si、SiGe、SiC或Ge。所述半导体材料290既可以与所述半导体衬底200的材料相同，也可以与所述半导体衬底200的材料不相同。

所述外延生长方法为选择性外延生长方法，即只在凹槽280内生长半导体材料290，该技术对于本领域的技术人员是熟知的，在此不再赘述。

参见图15所示，之后，本实施例还需要采用干法或湿法刻蚀以去除所述掩模，且还可以对所述半导体材料290进行平坦化处理(如采用化学机械研磨方法)，使所述凹槽280内的半导体材料290的上表面与所述浅沟槽隔离结构的上表面齐平，从而，在凹槽208内形成了填满半导体材料290的修正半导体区。所述的齐平既可以是严格意义上的完全位于同一水平面，也可以存在工艺参数允许范围内的误差。

进一步地，参见图16所示，本实施例还可以在所述半导体材料290中形成第二阱区252，即在剩余的第二有源区内形成第二阱区252。所述第二阱区252和所述第一阱区251掺杂类型不同，即当第一阱区251为N型时，所述第二阱区252为P型；当第一阱区251为P型时，所述第二阱区252为N型。第二阱区的制备方法具体参考步骤S12，在此不再赘述。

至此完成第一阱区251和第二阱区252的制备。

本实施例在形成第一阱区251的过程中，将与第二阱区252掺杂类型不同的第一多余掺杂区域261和第二多余掺杂区域262去除，从而在第二阱区252上形成的半导体器件的阈值电压不会受到掺杂离子横向扩散的影响，保证了其性能的稳定性。

实施例二

图17示出了本实施例提供的阱区的形成方法的流程示意图，所述阱区的形成方法包括：

S21，在半导体衬底上形成隔离区，以隔离有源区；

S22，在所述有源区内形成阱区；

S23，刻蚀所述有源区，以形成凹槽，所述凹槽的深度小于或等于所述阱区的深度；

S24，外延生长半导体材料，以填充所述凹槽形成修正半导体区。

本实施例中步骤S21与实施例一中步骤S11相同，步骤S24与实施例一中步骤S14相同，本实施例与实施例一的区别仅在于步骤S22和步骤S23，下面主要对步骤S22和步骤S23进行详细说明。

首先执行步骤S21，参见图18所示，本实施例在半导体衬底310上形成五个浅沟槽隔离结构，以隔离四个有源区。

本实施例中步骤S21与实施例一中步骤S11相同，最终形成第一浅沟槽隔离结构311、第二浅沟槽隔离结构312、第三浅沟槽隔离结构313、第四浅沟槽隔离结构314和第五浅沟槽隔离结构315。其中，第一浅沟槽隔离结构311和第二浅沟槽隔离结构312用于隔离第一有源区，第二浅沟槽隔离结构312和第三浅沟槽隔离结构313用于隔离第二有源区，第三浅沟槽隔离结构313和第四浅沟槽隔离结构314用于隔离第三有源区，第四浅沟槽隔离结构314和第五浅沟槽隔离结构用于隔离第四有源区。

接着执行步骤S22，参见图19所示，在第一有源区和第三有源区内形成第一阱区351，且在第二有源区和第四有源区内形成第二阱区352，第一阱区351和第二阱区352的掺杂类型不同。此处仅为举例，在此不应限制本发明的保护范围，在本发明的其他实施例中，可以在所有有源区内都形成第一阱区351或第二阱区352；也可以只在一个有源区内形成第一阱区351，在剩余有源区内形成第二阱区352，具体情况根据后续形成半导体器件的要求而定。

其中，所述第一阱区351和第二阱区352的具体形成方法同实施例一，在此不再赘述。第一阱区的深度和第二阱区的深度可以相等，也可以不相等。所述阱区的深度是指阱区的上表面与所述浅沟槽隔离结构上表面之间的垂直距离。

再次参见图19，基于与背景技术所描述相同的原因，本实施例在形成第一阱区351和第二阱区352的过程中，也会在第二浅沟槽隔离结构312朝向第一浅沟槽隔离结构311一侧的中上部形成第一多余掺杂区域361，在第二浅沟槽隔离结构312朝向第三浅沟槽隔离结构313一侧的中上部形成第二多余掺杂区域362，在第三浅沟槽隔离结构313朝向第二浅沟槽隔离结构312一侧的中上部形成第三多余掺杂区域363，在第三浅沟槽隔离结构313朝向第四浅沟槽隔离结构314一侧的中上部形成第四多余掺杂区域364，在第四浅沟槽隔离结构314朝向第三浅沟槽隔离结构313一侧的中上部形成第五多余掺杂区域365，在第四浅沟槽隔离结构314朝向第五浅沟槽隔离结构315一侧的中上部形成第六多余掺杂区域366，且第一多余掺杂区域361、第四多余掺杂区域364和第五多余掺杂区域365的掺杂类型与第二阱区352的掺杂类型相同，第二多余掺杂区域362、第三多余掺杂区域363和第六多余掺杂区域366的掺杂类型与第一阱区351的掺杂类型相同。

执行步骤S23，参见图20所示，刻蚀每个所述有源区，以形成第一凹槽371、第二凹槽372、第三凹槽373和第四凹槽374，每个所述凹槽的深度小于或等于其对应的阱区的深度。所述凹槽的深度是指凹槽的上表面与所述浅沟槽隔离结构上表面之间的垂直距离。

本实施例中为了不破坏第一阱区351和第二阱区352的结构，所以保证每个凹槽的深度小于或等于其对应的阱区的深度。每个凹槽的具体刻蚀方法同实施例一，在此不再赘述。

此外，为了不破坏所述浅沟槽隔离结构，所述凹槽的深度还小于或等于所述浅沟槽隔离结构的深度，具体参见图20所示。

最后执行步骤S24，参见图21所示，外延生长半导体材料390，以填充每个所述凹槽形成修正半导体区。

参见图22所示，本实施例也可以对所述半导体材料390进一步进行平坦化处理。

其中，外延生长的所述半导体材料390可以为Si、SiGe、SiC或Ge。所述半导体材料390既可以与所述半导体衬底300的材料相同，也可以与所述半导体衬底300的材料不相同。

本实施例中对凹槽内的半导体材料390进行平坦化处理的步骤与实施例一相同，在此不再赘述。

本实施例在形成第一阱区351和第二阱区352后，无需掩模的作用，统一对所有包括多余掺杂区域的半导体衬底进行刻蚀，且所述刻蚀不损坏已形成的阱区结构，然后对刻蚀区域进行外延生长，得到包括阱区但不包括多余掺杂区域的半导体衬底。在后续形成半导体器件后，所有的半导体器件都不会受到掺杂离子横向扩散作用的影响。因此本实施方法更简单、成本更低、且能保证所有半导体器件阈值电压的稳定性。

在本发明的另一个实施例中，在所述有源区内形成阱区之后，可以在部分数目的阱区上形成掩模，从而对剩余的阱区进行选择性刻蚀以形成凹槽，且保证凹槽的深度小于对应阱区的深度；然后外延生长半导体材料，以填充每个所述凹槽；最后去除所述掩模。此种实现方式可以实现对部分数目的阱区对应的多余掺杂区域进行去除，消除该部分多余掺杂区域的横向扩散造成的对应半导体器件的阈值电压影响。

实施例三

参见图23所示，本实施例提供了一种半导体基底，包括：

半导体衬底400，所述半导体衬底400包括隔离结构，以隔离有源区；

由上述实施例的方法中形成的修正半导体区420，所述修正半导体区420嵌于至少部分数目的所述有源区中，所述修正半导体区420材料与所述半导体衬底400材料不同，且所述修正半导体区420的上表面至少与所述有源区的上表面齐平。

本实施例中所述半导体衬底400的材料可以为Si、SiGe、SiC或Ge。

为了便于说明和理解，在其中一个实施例中，如图23所示，所述半导体衬底包括第一隔离结构411、第二隔离结构412、第三隔离结构413和第四隔离结构414，以隔离第一有源区431、第二有源区432和第三有源区433，且每个所述隔离结构为浅沟槽隔离结构。需要说明的是，在本发明的其他实施例中，所述隔离结构的数目可以为2以上的任意整数，所述隔离结构也可以为其他隔离结构，如局部氧化硅隔离结构等。

其中，部分数目的所述有源区内还可以包括第一阱区(图中未示出)，剩余的所述有源区内还可以包括第二阱区(图中未示出)，所述第一阱区和所述第二阱区的掺杂类型不同，且所述第一阱区和所述第二阱区的上表面低于或齐平于所述修正半导体区420的下表面。

本实施例中所述修正半导体区420的材料也可以为Si、SiGe、SiC或Ge，但所述修正半导体区420的材料与所述半导体衬底400的材料不相同，如：当半导体衬底400为的材料为Si时，所述修正半导体区420的材料可以为SiGe、SiC或Ge，但所述修正半导体区420的材料不能是Si。

本发明的实施例中，修正半导体区420的下表面高于各个所述隔离结构下表面，这样可以避免将隔离结构之间已经形成的阱区破坏。

本实施例中所述修正半导体区420嵌于所有的所述有源区中。在本发明的其他实施例中，所述修正半导体区420可以仅嵌于部分数目的所述有源区中，剩余数目的所述有源区中仍是与修正半导体区420材料不同的半导体衬底400。

本实施例中所述修正半导体区420的上表面与所述有源区的上表面齐平。在本发明的其他实施例中，所述420修正半导体区的上表面还可以高于所述有源区的上表面。

上述的半导体基底具体可采用实施例一或实施例二的方法制备得到，从而半导体基底中去除了部分或全部的多余掺杂区域，保证了对应半导体器件阈值电压的稳定性。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体基底，包括：半导体衬底，所述半导体衬底包括隔离结构，以隔离至少两个有源区；其特征在于，所述半导体基底还包括：修正半导体区，所述修正半导体区嵌于至少部分数目的所述有源区中，所述修正半导体区材料与所述半导体衬底材料不同，且所述修正半导体区的上表面至少与所述有源区的上表面齐平。

2.根据权利要求1所述的半导体基底，其特征在于，所述修正半导体区的下表面高于所述隔离结构的下表面。

3.根据权利要求1所述的半导体基底，其特征在于，所述半导体衬底材料为Si、SiGe、SiC或Ge。

4.根据权利要求1所述的半导体基底，其特征在于，所述修正半导体区材料为Si、SiGe、SiC或Ge。