CN1953142A - 制作开口与接触孔的方法 - Google Patents

Abstract

首先提供一半导体衬底，且上述半导体衬底由下而上依序包括一蚀刻停止层与至少一介电层。接着图案化上述介电层以于上述介电层中形成多个开口，并暴露出位于上述开口底部的蚀刻停止层。随后形成一介电薄膜，覆盖于上述介电层的表面、上述开口的内壁与暴露出的蚀刻停止层上。最后去除位于上述介电层以及上述蚀刻停止层上的介电薄膜。

Description

制作开口与接触孔的方法

技术领域

本发明涉及一种形成开口的方法，尤其涉及一种可有效避免高分子副产物残留的制作接触孔、通孔或沟渠等开口的方法。

背景技术

随着集成电路的线宽不断地缩小，半导体元件的微小化已进入到深亚微米等级，而单一芯片上的半导体元件的密度越大表示元件之间的间隔也就越小，这使得接触孔的制作越来越困难。目前，在线宽已达到0.065微米的情况下，要制作出如接触孔、通孔与沟渠等开口，特别是高深宽比的开口，难度日益升高。

请参考图1至图4。图1至图4为现有技艺在制作接触孔的方法示意图。如图1所示，首先提供一半导体衬底10，在半导体衬底10上形成有一MOS晶体管元件20，其包括源极/漏极区域12设于半导体衬底10中，一栅极结构14设于半导体衬底10上，以及一间隙壁16设于栅极结构14的侧壁。同时MOS晶体管元件20以浅沟绝缘区域24电性隔离。此外，在MOS晶体管元件20以及半导体衬底10表面上覆盖有接触孔蚀刻停止层(contactetch stop layer，CESL)32，而在接触孔蚀刻停止层32之上则覆盖有层间介电(ILD)层34。接着，在ILD层34上方依序形成一抗反射层36与一光致抗蚀剂层40，再利用曝光显影工艺，在光致抗蚀剂层40中形成开口42，以于源极/漏极区域12与栅极结构14上方定义出接触孔的位置。

如图2所示，接着利用光致抗蚀剂层40作为蚀刻掩模进行蚀刻，经由开口42蚀刻抗反射层36以及ILD层34，并停止于接触孔蚀刻停止层32，以形成开口44。随后，如图3所示，再利用光致抗蚀剂层40以及抗反射层36作为蚀刻掩模，进行第二次的各向异性蚀刻工艺，经由开口44蚀刻接触孔蚀刻停止层32，如此即形成接触孔46。最后，如图4所示，将ILD层34上方剩余的光致抗蚀剂层40与抗反射层36去除。

上述的现有技艺形成接触孔的方法仍有诸多缺点待改善。首先，现有技艺在蚀刻接触孔蚀刻停止层32的同时，由于选择比的不足，会对接触孔内的ILD层34造成损害，造成接触孔轮廓变形。此外，现有技艺蚀刻ILD层34和接触孔蚀刻停止层32是在未去除光致抗蚀剂层40的状态下持续进行，这使得光致抗蚀剂与蚀刻气体产生的高分子副产物会积聚在接触孔中，使蚀刻后的接触孔轮廓呈现向下渐缩的态样，如此一来，下方的导电区域被暴露出来的面积有可能不足，导致接触阻值的上升。

由此可知，现有技艺形成接触孔的方法仍有诸多缺点待改善，特别是需要一种可以降低接触孔接触阻值的制作方法，同时又不会影响到形成在ILD层部分的接触孔轮廓。

发明内容

本发明的目的之一在于提出一种制作开口的方法，以克服现有技术无法克服的难题。

为达到上述目的，本发明的一优选实施例提出一种制作开口的方法。上述方法至少包括下列步骤：提供一半导体衬底，且上述半导体衬底由下而上依序包括一蚀刻停止层与至少一介电层；图案化上述介电层以于上述介电层中形成多个开口，并暴露出位于上述开口底部的蚀刻停止层；形成一介电薄膜，覆盖于上述介电层的表面、上述开口的内壁与上述蚀刻停止层上；以及去除位于上述介电层以及上述蚀刻停止层上的介电薄膜。

为达到上述目的，本发明的另一优选实施例提出一种制作开口的方法。上述方法至少包括下列步骤：提供一半导体衬底，上述半导体衬底至少区分为一第一元件区与一第二元件区，上述半导体衬底由下而上依序包括一蚀刻停止层与至少一介电层，且上述蚀刻停止层覆盖第一元件区而未覆盖于第二元件区；图案化上述介电层以于第一元件区与第二元件区的上述介电层中形成多个接触孔，且位于第一元件区的上述接触孔暴露出上述蚀刻停止层；形成一介电薄膜，于第一元件区覆盖于上述介电层的表面、上述接触孔的内壁与上述蚀刻停止层上，而于第二元件区覆盖于上述介电层的表面、上述接触孔的内壁与上述半导体衬底上；以及去除位于上述介电层、上述蚀刻停止层与上述半导体衬底上的介电薄膜。

为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1至图4为现有技艺在制作接触孔的方法示意图；

图5至图8为本发明一优选实施例制作开口的方法示意图；

图9至图12为本发明另一优选实施例制作开口的方法示意图；

图13为本发明另一优选实施例制作开口的方法示意图。

主要元件符号说明

10   半导体衬底           12   源极/漏极区域

14   栅极结构             16   间隙壁

20   MOS晶体管元件        24   浅沟绝缘区域

32   接触孔蚀刻停止层     34   ILD层

36   抗反射层             40   光致抗蚀剂层

42   开口                 44   开口

46   接触孔               50   半导体衬底

52   源极/漏极区域        54   栅极结构

56   间隙壁               58   金属硅化物

60   MOS晶体管元件        64   浅沟绝缘区域

72   接触孔蚀刻停止层     74   ILD层

76   掩模层               82   开口

92   开口                 94   介电薄膜

96   接触孔               100  半导体衬底

102  蚀刻停止层           104  介电层

106  掩模层               108  导电图案

110  开口                 112  开口

114  介电薄膜             116  通孔

118  沟渠                 130  半导体衬底

140  自对准金属硅化物阻挡层

具体实施方式

请参考图5至图8。图5至图8为本发明一优选实施例制作开口的方法示意图，其中上述实施例是以制作接触孔(contact hole)的方法为例，说明本发明形成开口的方法。如图5所示，首先提供一半导体衬底50，在半导体衬底50上形成有一MOS晶体管元件60，其包括源极/漏极区域52设于半导体衬底50中，栅极结构54设于半导体衬底50上，以及间隙壁56设于栅极结构54的侧壁。同时MOS晶体管元件60的栅极结构54与源极/漏极区域52的表面可选择性地包括金属硅化物58，其材质可为钛、钴或镍等，而MOS晶体管元件60还以浅沟绝缘区域64电性隔离。此外，在MOS晶体管元件60以及半导体衬底50表面上依序覆盖有一接触孔蚀刻停止层72，而在接触孔蚀刻停止层72之上则覆盖有一层间介电(ILD)层74。

前述的ILD层74与接触孔蚀刻停止层72在材料的选择上应考虑其蚀刻选择比，一般而言ILD层74的材料可以包括TEOS硅氧层、未掺杂硅氧层或掺杂硅氧层等。掺杂硅氧层包括硼磷硅氧化层、氟硅氧层、磷硅氧层或硼硅氧层等，并利用沉积技术例如等离子体增强化学气相沉积工艺等形成，而接触孔蚀刻停止层72则为氮化硅层或其他与ILD层74具有高蚀刻选择比的材料。

接着，在ILD层74上方形成一掩模层76，且掩模层76包括多个开口82，分别对应于栅极结构54与源极/漏极区域52，藉以定义接触孔。其中掩模层76可包括一光致抗蚀剂层、一金属层或一介电层，且由于光致抗蚀剂材料易于后续蚀刻工艺中产生高分子副产物残留，因此本实施例的掩模层76的材料以金属材料或介电材料如氮化硅为较佳。

如图6所示，接着利用掩模层76作为蚀刻掩模进行一各向异性蚀刻工艺，经由开口82蚀刻ILD层74且蚀刻停止于接触孔蚀刻停止层72，以形成开口92。随后，如图7所示，去除掩模层76，于开口92形成后可另进行一清洁工艺，其中清洁工艺可为一湿式清洗工艺或一干式清洗工艺，并利用原位(in-situ)或非原位(ex-situ)方式进行，以去除蚀刻ILD层74时于开口92的内壁所残留的高分子副产物。随后于ILD层74的表面、开口92的内壁与接触孔蚀刻停止层72上形成一介电薄膜94。其中于本实施例中，接触孔的线宽是介于50至100纳米，并以65纳米为较佳，因此介电薄膜94的厚度以介于0.5至10纳米之间为较佳，然而本发明并不局限于此，随着工艺线宽与ILD层74厚度的不同，介电薄膜94的厚度可作适当调整。介电薄膜94可为氧化硅薄膜、氮化硅薄膜或氮氧化硅薄膜等。另外，介电薄膜94也可由高介电常数(介电常数大于3.9)材料所组成，例如氧化钽、氧化钛、氧化锆、氧化铪、硅氧化铪或氮氧硅铪等，同时随着使用材料的不同，而使用不同方式，如低压化学气相沉积、常压化学气相沉积、等离子体增强化学气相沉积与原子层沉积等加以形成。

如图8所示，随后进行一回蚀刻(etch back)工艺，蚀刻掉位于ILD层74表面与接触孔蚀刻停止层72表面的介电薄膜94，而开口92侧壁上的介电薄膜94则被保留。接着再蚀刻掉开口92所暴露出的接触孔蚀刻停止层72，即形成接触孔96。另外值得注意的是，为确保栅极结构54与源极/漏极区域52的导电良好或维持接触孔96内壁的洁净度，在形成接触孔96后还可进行至少一表面处理工艺，例如利用一掺杂工艺以降低栅极结构54与源极/漏极区域52的电阻值，或是利用一清洁工艺以彻底清洗接触孔96的内壁，以利于后续接触插塞的制作。

上述制作接触孔的方法为本发明一优选实施例，然而本发明制作开口的方法并不限于制作接触孔，而可应用于制作半导体衬底中的各式开口，例如通孔(via hole)或是沟渠(trench)。请参考图9至图12。图9至图12为本发明另一优选实施例制作开口的方法示意图，其中上述实施例是以制作通孔与沟渠的方法为例，说明本发明形成开口的方法。如图9所示，提供一半导体衬底100，并于半导体衬底100上依序形成一蚀刻停止层102、一介电层104与一掩模层106。半导体衬底100还包括一导电图案108，且掩模层106包括多个开口110，对应于导电图案108。

如图10所示，利用掩模层106进行一各向异性蚀刻工艺，以于介电层104中形成多个开口112，并暴露出开口112底部的蚀刻停止层102。接着如图11所示，去除掩模层106，并于介电层104的表面、开口112的内壁与暴露出的蚀刻停止层102的表面形成一介电薄膜114。最后如图12所示，进行一回蚀刻工艺，去除位于介电层104表面与蚀刻停止层102表面的介电薄膜114，并接着将暴露出的蚀刻停止层102蚀刻掉，即制作出通孔116与沟渠118。另外，于本实施例中也可视需要于去除掩模层106之后进行清洁工艺，而于制作出通孔116与沟渠118后进行表面处理工艺，同时蚀刻停止层102、介电层104、掩模层106与介电薄膜114的材料如前述实施例所述，在此不多作赘述。

本发明制作开口的方法还具有一优势，亦即蚀刻停止层可为自对准金属硅化物阻挡层(salicide block，SAB)，以简化工艺步骤。请参考图13。图13为本发明另一优选实施例制作开口的方法示意图。如图13所示，提供一半导体衬底130，且半导体衬底130可区分为一第一元件区I如静电保护元件区或存储器元件阵列，以及一第二元件区II如逻辑元件区。一般而言逻辑元件的栅极与源极/漏极区域需要制作自对准金属硅化物以提升元件的效能，而静电保护元件或是存储器元件等则不需制作自对准金属硅化物，故于进行自对准金属硅化物工艺时先于第一元件区I上形成一自对准金属硅化物阻挡层140。因此于本实施例中，可将第一元件区I的自对准金属硅化物阻挡层140保留，作为后续蚀刻介电层的蚀刻停止层之用，以简化工艺步骤，而后续制作开口的步骤已于前述实施例中详加描述，在此不多作赘述。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种制作开口的方法，包括：

提供一半导体衬底，且该半导体衬底由下而上依序包括一蚀刻停止层与至少一介电层；

图案化该介电层以于该介电层中形成多个开口，并暴露出位于该些开口底部的该蚀刻停止层；

形成一介电薄膜，覆盖于该介电层的表面、该些开口的内壁与该蚀刻停止层上；以及

去除位于该介电层以及该蚀刻停止层上的该介电薄膜。

2.如权利要求1所述的方法，其中该些开口包括接触孔、通孔或沟槽。

3.如权利要求1所述的方法，其中该介电薄膜包括氧化硅薄膜、氮化硅薄膜或氮氧化硅薄膜。

4.如权利要求1所述的方法，其中该介电薄膜包括氧化钽薄膜、氧化钛薄膜、氧化锆薄膜、氧化铪薄膜、硅氧化铪薄膜或氮氧硅铪薄膜。

5.如权利要求1所述的方法，其中该介电薄膜包括一高介电常数材料，且其介电常数大于3.9。

6.如权利要求1所述的方法，其中该些开口的线宽是介于50至100纳米，且该介电薄膜的厚度是介于0.5至10纳米之间。

7.如权利要求1所述的方法，还包括在形成该介电薄膜之前先进行一清洁工艺。

8.如权利要求1所述的方法，其中图案化该介电层的步骤是利用一掩模层配合一蚀刻工艺加以达成，且该掩模层包括一光致抗蚀剂层、一金属层或一介电层。

9.如权利要求1所述的方法，还包括在去除位于该介电层上以及该蚀刻停止层上的该介电薄膜后，进行一表面处理工艺。

10.如权利要求9所述的方法，其中该表面处理工艺包括一掺杂工艺或一清洁工艺。

11.一种制作接触孔的方法，包括：

提供一半导体衬底，该半导体衬底至少区分为一第一元件区与一第二元件区，该半导体衬底由下而上依序包括一蚀刻停止层与至少一介电层，且该蚀刻停止层覆盖该第一元件区而暴露出该第二元件区；

图案化该介电层以于该第一元件区与该第二元件区的该介电层中形成多个接触孔，且位于该第一元件区的该些接触孔暴露出该蚀刻停止层；

形成一介电薄膜，于该第一元件区覆盖于该介电层的表面、该些接触孔的内壁与该蚀刻停止层上，而于该第二元件区覆盖于该介电层的表面、该些接触孔的内壁与该半导体衬底上；以及

去除位于该介电层、该蚀刻停止层与该半导体衬底上的该介电薄膜。

12.如权利要求11所述的方法，其中该蚀刻停止层包括一自对准金属硅化物阻挡层。

13.如权利要求11所述的方法，其中该介电薄膜包括氧化硅薄膜、氮化硅薄膜或氮氧化硅薄膜。

14.如权利要求11所述的方法，其中该介电薄膜包括氧化钽薄膜、氧化钛薄膜、氧化锆薄膜、氧化铪薄膜、硅氧化铪薄膜或氮氧硅铪薄膜。

15.如权利要求11所述的方法，其中该介电薄膜包括一高介电常数材料，且其介电常数大于3.9。

16.如权利要求11所述的方法，其中该接触孔的线宽是介于50至100纳米，且该介电薄膜的厚度是介于0.5至10纳米之间。

17.如权利要求11所述的方法，其中图案化该介电层的步骤是利用一掩模图案配合一蚀刻工艺加以达成，且该掩模图案包括一光致抗蚀剂图案、一金属掩模图案或一介电掩模图案。

18.如权利要求11所述的方法，还包括在形成该介电薄膜之前先进行一清洁工艺。

19.如权利要求11所述的方法，还包括在去除位于该介电层上以及该蚀刻停止层上的该介电薄膜后，进行一表面处理工艺。

20.如权利要求19所述的方法，其中该表面处理工艺包括一掺杂工艺或一清洁工艺。

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