CN1921100A - 薄膜覆晶封装的卷带及其构造以及制造方法 - Google Patents
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Abstract
本发明是有关于一种薄膜覆晶封装的卷带及其构造以及制造方法。该薄膜覆晶封装的卷带，主要包括一可挠性介电基材、一引线层以及一阻焊层。该引线层包括有复数个凸块接垫，其是加厚型态，以使得该些凸块接垫的接合表面高于该引线层的引线上表面与该阻焊层。因此，当该阻焊层形成于该可挠性介电基材上并覆盖引线的上表面，该阻焊层不会流布至该些接合表面，以增进该些凸块接垫对芯片凸块的键结能力。
Description
技术领域
本发明涉及一种薄膜覆晶封装技术，特别是涉及一种薄膜覆晶封装的卷带以及使用该卷带的薄膜覆晶封装构造以及其制造方法。
背景技术
随着电子封装产品持续朝轻薄短小以及高脚数方向演进，在微细间距(Fine Pitch)的封装技术需求影响下，现有习知“薄膜覆晶封装”(Chip-On-Film，COF)是将一芯片覆晶接合在一卷带上，以运用在多脚数IC驱动芯片的封装。随着芯片上的凸块间距(bump pitch)愈来愈小，以排列更多凸块。同样地，该卷带的引线内接合端之间距也会作对应的缩小，例如50微米，甚至30微米以下。在使用卷带的芯片封装过程中，该卷带的引线变得很容易短路，而导致不良率上升。
请参阅图1与图2所示，一种现有习知的薄膜覆晶封装的卷带，其包括有一例如PI、PET等的可挠性介电基材10、在可挠性介电基材10上的复数个引线20、以及一阻焊层30(solder resist)，其中阻焊层30，其可为绿漆或是液态印刷油墨，其印刷形成于可挠性介电基材10上并覆盖该些引线20的局部上表面。利用覆晶接合的热压合技术，该些引线20，其内端与一芯片40的凸块41之间会以一共金接合层50(eutectic bonding layer)加以连接。由于该些引线20的内端用以接合覆晶芯片40的凸块41，不可被阻焊层30所覆盖，故通常阻焊层30会具有一开口31，其开口尺寸会大于芯片40的尺寸，留有一裕度，以减少因阻焊层30的不当流布而沾污至该些引线20的内端。因此，该些引线20会有一相当长的裸线部位，在封装过程中，相邻引线20的裸线部位容易有电性短路的问题发生，例如凸块与引线间的接合形成高度(bond forming height)异常时，芯片40边缘会压触至相邻引线20的裸线部位。此外，在高密度的薄膜覆晶接合技术中，该些引线20的内端被要求变更为交错排列(stagger arrangement)(图中未示)，即该些引线20的裸线部位有长有短，原本接合较外排引线内端的凸块极容易压触至相邻较内排引线内端的较长裸线部位，而造成电性短路。
由此可见，上述现有的薄膜覆晶封装的卷带在结构及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决薄膜覆晶封装的卷带存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，此显然是相关业者急欲解决的问题。
有鉴于上述现有的薄膜覆晶封装的卷带存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的薄膜覆晶封装的卷带及其构造以及制造方法，能够改进一般现有的薄膜覆晶封装的卷带，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的薄膜覆晶封装的卷带存在的缺陷，而提供一种新的薄膜覆晶封装的卷带，所要解决的技术问题是使其避免阻焊层流布至接合表面，以增进凸块接垫对芯片凸块的键结能力，并减少芯片的边缘压触至卷带的引线裸线部位，从而更加适于实用。
本发明的次一目的在于，克服现有的薄膜覆晶封装构造存在的缺陷，而提供一种新型结构的薄膜覆晶封装构造，所要解决的技术问题是使其增加引脚层的引脚被阻焊层所覆盖的面积，避免在覆晶接合时因芯片的凸块不当触碰至相邻引脚的裸线部位接垫导致短路的问题发生，从而更加适于实用。
本发明的再一目的在于，提供一种薄膜覆晶封装的卷带的制造方法，利用目前金属层加厚的电镀、溅镀等沉积技术以增加凸块接垫的厚度，提供一种凸块接垫高于引线的上表面的新型薄膜覆晶封装的卷带，使得每一凸块接垫具有一高于对应引线上表面的垂直侧壁，用以阻挡该阻焊层的流布覆盖至该些凸块接垫，从而增进该些凸块接垫对芯片凸块的键结能力。
本发明的主要目的以及解决其技术问题是采用以下的技术方案来实现的。依据本发明提出的一种薄膜覆晶封装的卷带，其包括：一可挠性介电基材；一引线层，其形成于该可挠性介电基材上，该引线层包括有复数个引线以及复数个凸块接垫；以及一阻焊层，其形成于该可挠性介电基材上并覆盖该些引线的上表面；其中，该些凸块接垫是加厚型态，以使得该些凸块接垫具有复数个接合表面，其高于该些引线的上表面与该阻焊层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的薄膜覆晶封装的卷带，其中所述的阻焊层具有一开口，以显露该些凸块接垫，该开口的一边界对齐于或是邻近于该些凸块接垫，且该可挠性介电基材定义有至少一芯片覆盖区，而该些凸块接垫位于该芯片覆盖区内，该阻焊层的该开口的尺寸小于该芯片覆盖区。
前述的薄膜覆晶封装的卷带，其中所述的阻焊层是一印刷油墨。
前述的薄膜覆晶封装的卷带，其中所述的每一凸块接垫具有一高于对应引线上表面的垂直侧壁，用以阻挡该阻焊层的流布。
前述的薄膜覆晶封装的卷带，其中所述的部份位于同一排的该些凸块接垫是线形排列或为交错排列。
前述的薄膜覆晶封装的卷带，其还包括有一接合层，其形成于该些接合表面上。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种薄膜覆晶封装构造，其包括：一可挠性介电基材；一引线层，其形成于该可挠性介电基材上，该引线层包括有复数个引线以及复数个凸块接垫；以及一阻焊层，其形成于该可挠性介电基材上并覆盖该些引线的上表面，其中，该些凸块接垫是加厚型态，以使得该些凸块接垫具有复数个接合表面，其高于该些引线的上表面与该阻焊层；以及一芯片，其覆晶接合至该些凸块接垫。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的薄膜覆晶封装构造，其还包括有一共金接合层，其形成于该些接合表面上，以接合该些凸块接垫与该芯片。
前述的薄膜覆晶封装构造，其还包括有一底部填充胶，其形成于该芯片与该可挠性介电基材之间。
前述的薄膜覆晶封装构造，其中所述的阻焊层具有一开口，以显露该些凸块接垫，该开口的一边界对齐于或是邻近于该些凸块接垫，且该可挠性介电基材定义有至少一尺寸对应于该芯片的芯片覆盖区，而该些凸块接垫位于该芯片覆盖区内，该阻焊层的该开口的尺寸小于该芯片覆盖区。
前述的薄膜覆晶封装构造，其中所述的阻焊层是一印刷油墨。
前述的薄膜覆晶封装构造，其中所述的每一凸块接垫具有一高于对应引线上表面的垂直侧壁，用以阻挡该阻焊层的流布。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种薄膜覆晶封装的卷带的制造方法，其包括以下步骤：提供一可挠性介电基材；形成一引线层于该可挠性介电基材上，该引线层包括有复数个引线以及复数个凸块接垫；增加该些凸块接垫的厚度，以使得该些凸块接垫具有复数个接合表面，其高于该些引线的上表面；以及形成一阻焊层于该可挠性介电基材上，该阻焊层覆盖该些引线的上表面且较低于该些凸块接垫的接合表面。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的薄膜覆晶封装的卷带的制造方法，其中所述的阻焊层由印刷形成，在印刷同时，该阻焊层具有一开口，以显露该些凸块接垫，该开口的一边界对齐于或是邻近于该些凸块接垫。
前述的薄膜覆晶封装的卷带的制造方法，其中所述的每一凸块接垫具有一高于对应引线上表面的垂直侧壁，用以阻挡该阻焊层的流布。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
本发明的薄膜覆晶封装的卷带主要包括一可挠性介电基材、一引线层以及一阻焊层(solder resist)。该引线层形成于该可挠性介电基材上，该引线层包括有复数个引线以及复数个凸块接垫。该阻焊层形成于该可挠性介电基材上并覆盖该些引线的上表面。其中，该些凸块接垫是加厚型态，以使得该些凸块接垫具有复数个接合表面，其高于该些引线的上表面与该阻焊层，以避免该阻焊层对该些接合表面有任何不当的流布与覆盖。
借由上述技术方案，本发明薄膜覆晶封装的卷带及其构造以及制造方法至少具有下列优点：
本发明的薄膜覆晶封装的卷带及其构造，一引线层的复数个凸块接垫是加厚型态，以使得该些凸块接垫的接合表面高于引线的上表面与阻焊层，避免阻焊层流布至该些接合表面，以增进该些凸块接垫对芯片凸块的键结能力，并能减少一芯片的边缘压触至该卷带的引线裸线部位，从而更加适于实用。
本发明的薄膜覆晶封装的卷带及其构造，由于一引线层的复数个凸块接垫是加厚型态，即使缩小一阻焊层用以显露该些凸块接垫的一开口亦不会使该阻焊层流布覆盖至该些凸块接垫，该开口的一边界对齐于或是邻近于该些凸块接垫，可以增加该引脚层的引脚被该阻焊层所覆盖的面积，避免在覆晶接合时因一芯片的凸块不当触碰至相邻引脚的裸线部位接垫导致短路的问题发生，从而更加适于实用。
本发明的薄膜覆晶封装的卷带的制造方法，利用目前金属层加厚的电镀、溅镀等沉积技术，使得在该可挠性介电基材上的该引线层其凸块接垫具有一高于对应引线上表面的垂直侧壁，可以有效阻挡该阻焊层的流布覆盖至该些凸块接垫，并能增进该些凸块接垫对芯片凸块的键结能力。
综上所述，本发明是有关于一种薄膜覆晶封装的卷带及其构造以及制造方法。该薄膜覆晶封装的卷带，主要包括一可挠性介电基材、一引线层以及一阻焊层。该引线层包括有复数个凸块接垫，其是加厚型态，以使得该些凸块接垫的接合表面高于该引线层的引线上表面与该阻焊层。因此，当该阻焊层形成于该可挠性介电基材上并覆盖引线的上表面，该阻焊层不会流布至该些接合表面，以增进该些凸块接垫对芯片凸块的键结能力。其具有上述诸多的优点及实用价值，并在同类方法及产品中未见有公开发表或使用而确属创新，其不论在方法、产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的薄膜覆晶封装的卷带具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知薄膜覆晶封装的卷带的局部截面示意图。
图2是现有习知薄膜覆晶封装的卷带的局部底视图。
图3是依据本发明的第一具体实施例，一种薄膜覆晶封装的卷带的局部截面示意图。
图4是依据本发明的第一具体实施例，该卷带的局部底视图。
图5是依据本发明的第一具体实施例，使用该卷带的薄膜覆晶卷带封装构造的局部截面示意图。
图6是依据本发明的第二具体实施例，另一种薄膜覆晶封装的卷带的局部底视图。
10：可挠性介电基材 20：引线
30：阻焊层 31：开口
40：芯片 41：凸块
50：共金接合层 110：可挠性介电基材
111：芯片覆盖区 121：引线
122：凸块接垫 123：接合表面
124：垂直侧壁 130：阻焊层
131：开口 140：接合层
141：共金接合层 150：芯片
151：凸块 160：底部填充胶
211：引线 212：凸块接垫
220：阻焊层 221：开口
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的薄膜覆晶封装的卷带及其构造以及制造方法其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。
请参阅图3和图4所示，图3是一种薄膜覆晶封装的卷带的局部截面示意图，图4则为该卷带的局部底视图。在本发明的第一具体实施例中，该卷带主要包括一可挠性介电基材110、一引线层以及一阻焊层130。该引线层形成于可挠性介电基材110上，该引线层包括有复数个引线121以及复数个凸块接垫122。个别引线121连接至对应的凸块接垫122。在本实施例中，部份位于同一排的该些凸块接垫122是线形排列。其中，该些凸块接垫122是加厚型态，以使得该些凸块接垫122具有复数个接合表面123，其高于该些引线121的上表面。较佳地，每一凸块接垫122具有一高于对应引线上表面的垂直侧壁124，用以阻挡阻焊层130的流布。此外，关于增加该些凸块接垫122的厚度的方法，可利用目前金属层加厚的电镀、溅镀等沉积技术达到所需要的厚度，可先光阻遮护以露出该些凸块接点122的位置再沉积金属，或是先沉积金属再以半蚀刻技术薄化该些凸块接点122之外的部位等等。因此，该些凸块接垫122是能与对应连接的该些引线121一体构成。
阻焊层130形成于可挠性介电基材110上并覆盖该些引线121的上表面。通常阻焊层130是印刷油墨并可具有一开口131，以显露该些凸块接垫122。并且，该些凸块接垫122的该些接合表面123除了高于该些引线121的上表面更应高于阻焊层130，以避免阻焊层130流布至该些接合表面123。如图5所示，可增进该些凸块接垫122对芯片凸块151的键结能力，并能减少一芯片150的边缘压触至该卷带的引线裸线部位。由于不需要预留流布裕度，故阻焊层130的开口131可为缩小化设计，使开口131的一边界对齐于或是邻近于该些凸块接垫122。进而可以增加引脚层的引脚121被阻焊层130所覆盖的面积，即减少该些引线121的裸线部位。
请再参阅图4，可挠性介电基材110定义有至少一芯片覆盖区111(chipfootprint region)，以供一芯片150的覆晶接合，芯片覆盖区111的尺寸应与芯片150的主动表面的尺寸大致吻合。而该些凸块接垫122位于芯片覆盖区111内，阻焊层130的开口131的尺寸能小于芯片覆盖区111。由于该些凸块接垫122是加厚型态，阻焊层130并不会覆盖至该些凸块接垫122的接合表面123。此外，一接合层140(图未绘出)，例如锡层，可形成于该些接合表面123上。
请参阅图5所示，是依据本发明的第一具体实施例的使用该卷带的薄膜覆晶卷带封装构造的局部截面示意图。在覆晶接合时一芯片150的凸块151热压合接合至该些被加厚的凸块接垫122，原本在接合表面123上的接合层140(例如锡)将转变成一共金接合层141(例如锡金)。由于阻焊层130的开口131的缩小化设计，能减少因芯片150不当触碰至相邻引脚121的裸线部位导致电性短路的问题发生。在覆晶接合之后，一底部填充胶160形成于芯片150与该卷带之间，可制作得到一薄膜覆晶封装构造。
请参阅图6所示，是依据本发明的第二具体实施例的另一种薄膜覆晶封装的卷带的局部底视图。在本发明的第二具体实施例中，揭示另一种薄膜覆晶封装的卷带，复数个引线211形成于该卷带的一可挠性介电基材，每一引线211一体连接有一具加厚型态的凸块接垫212。在本实施例中，连接部份位于同一排引线的该些凸块接垫212是交错排列(staggerarrangement)，以供高密度的覆晶接合。一阻焊层220形成可挠性介电基材上并覆盖该些引线211的上表面。该些被加厚的凸块接垫212具有复数个接合表面，其高于该些引线211的上表面与阻焊层220，以避免阻焊层220在流布时沾附至该些接合表面。因此，连接较内排凸块接垫212的较长引线211虽然紧邻于较外排凸块接垫212，但仍可被阻焊层220大体覆盖。当一芯片的凸块接合该些较外排凸块接垫212时，在阻焊层220阻隔下，并不会与相邻较长引线211产生电性短路。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (15)
1、一种薄膜覆晶封装的卷带，其特征在于其包括：
一可挠性介电基材；
一引线层，其形成于该可挠性介电基材上，该引线层包括有复数个引线以及复数个凸块接垫；以及
一阻焊层，其形成于该可挠性介电基材上并覆盖该些引线的上表面；
其中，该些凸块接垫是加厚型态，以使得该些凸块接垫具有复数个接合表面，其高于该些引线的上表面与该阻焊层。
2、根据权利要求1所述的薄膜覆晶封装的卷带，其特征在于其中所述的阻焊层具有一开口，以显露该些凸块接垫，该开口的一边界对齐于或是邻近于该些凸块接垫，且该可挠性介电基材定义有至少一芯片覆盖区，而该些凸块接垫位于该芯片覆盖区内，该阻焊层的该开口的尺寸小于该芯片覆盖区。
3、根据权利要求1所述的薄膜覆晶封装的卷带，其特征在于其中所述的阻焊层是一印刷油墨。
4、根据权利要求1或3所述的薄膜覆晶封装的卷带，其特征在于其中所述的每一凸块接垫具有一高于对应引线上表面的垂直侧壁，用以阻挡该阻焊层的流布。
5、根据权利要求1所述的薄膜覆晶封装的卷带，其特征在于其中所述的部份位于同一排的该些凸块接垫是线形排列或为交错排列。
6、根据权利要求1所述的薄膜覆晶封装的卷带，其特征在于其还包括有一接合层，其形成于该些接合表面上。
7、一种薄膜覆晶封装构造，其特征在于其包括：
一可挠性介电基材；
一引线层，其形成于该可挠性介电基材上，该引线层包括有复数个引线以及复数个凸块接垫；以及
一阻焊层，其形成于该可挠性介电基材上并覆盖该些引线的上表面，其中，该些凸块接垫是加厚型态，以使得该些凸块接垫具有复数个接合表面，其高于该些引线的上表面与该阻焊层；以及
一芯片，其覆晶接合至该些凸块接垫。
8、根据权利要求7所述的薄膜覆晶封装构造，其特征在于其还包括有一共金接合层，其形成于该些接合表面上，以接合该些凸块接垫与该芯片。
9、根据权利要求7所述的薄膜覆晶封装构造，其特征在于其还包括有一底部填充胶，其形成于该芯片与该可挠性介电基材之间。
10、根据权利要求7所述的薄膜覆晶封装构造，其特征在于其中所述的阻焊层具有一开口，以显露该些凸块接垫，该开口的一边界对齐于或是邻近于该些凸块接垫，且该可挠性介电基材定义有至少一尺寸对应于该芯片的芯片覆盖区，而该些凸块接垫位于该芯片覆盖区内，该阻焊层的该开口的尺寸小于该芯片覆盖区。
11、根据权利要求7所述的薄膜覆晶封装构造，其特征在于其中所述的阻焊层是一印刷油墨。
12、根据权利要求7或11所述的薄膜覆晶封装构造，其特征在于其中所述的每一凸块接垫具有一高于对应引线上表面的垂直侧壁，用以阻挡该阻焊层的流布。
13、一种薄膜覆晶封装的卷带的制造方法，其特征在于其包括以下步骤：
提供一可挠性介电基材；
形成一引线层于该可挠性介电基材上，该引线层包括有复数个引线以及复数个凸块接垫；
增加该些凸块接垫的厚度，以使得该些凸块接垫具有复数个接合表面，其高于该些引线的上表面；以及
形成一阻焊层于该可挠性介电基材上，该阻焊层覆盖该些引线的上表面且较低于该些凸块接垫的接合表面。
14、根据权利要求13所述的薄膜覆晶封装的卷带的制造方法，其特征在于其中所述的阻焊层由印刷形成，在印刷同时，该阻焊层具有一开口，以显露该些凸块接垫，该开口的一边界对齐于或是邻近于该些凸块接垫。
15、根据权利要求13所述的薄膜覆晶封装的卷带的制造方法，其特征在于其中所述的每一凸块接垫具有一高于对应引线上表面的垂直侧壁，用以阻挡该阻焊层的流布。
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| WO2021082898A1 (zh) * | 2019-10-29 | 2021-05-06 | 颀中科技（苏州）有限公司 | Cof封装方法 |
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Cited By (3)
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|---|---|---|---|---|
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| WO2021082898A1 (zh) * | 2019-10-29 | 2021-05-06 | 颀中科技（苏州）有限公司 | Cof封装方法 |
| US11942432B2 (en) | 2019-10-29 | 2024-03-26 | Chipmore Technology Corporation Limited | Method for packaging COF |
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