CN2640038Y - 芯片封装结构 - Google Patents
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Abstract
本实用新型公开了一种芯片封装结构。该结构主要由一承载器、一芯片、多个无源元件、多条导线以及一封胶所构成。其中,无源元件跨置于承载器的一电源接点以及一接地接点之间,且导线可直接跨越于无源元件的上方,而导线的两端则分别连接至芯片的一接合垫以及承载器最外侧的一信号接点。由于导线不会接触到无源元件的接脚,并且无源元件邻近于承载器的一芯片接合区的一侧,因而增加导线的布设空间。
Description
技术领域
本实用新型涉及一种芯片封装结构,且特别涉及一种适用于引线键合型态的芯片封装结构。
背景技术
由于半导体技术的演进,在市场需求提高下,使得半导体产业不断地发展出更精密、更快速的电子元件,以目前半导体封装的技术而言,比如芯片构装的技术、芯片载板(chip carrier)的制作以及无源元件(passivecomponent)的组装等,均在半导体产业中占有不可或缺的地位。
就芯片构装的技术而言,每一颗由晶片(wafer)切割所形成的裸芯片(die),例如以引线键合(wire bonding)或芯片倒装焊(flip chip bonding)等方式,配置于一承载器(carrier)的表面,其中承载器例如为引线框(leadframe)或衬底(substrate),而芯片的有源表面(active surface)则具有多个接合垫,使得芯片的接合垫得以经由承载器的传输线路及接点,而电连接至外部的电子装置。此外,利用引线键合的芯片,其接合垫与衬底的接点作电连接之后,再形成一封胶材料将芯片及导线加以包覆,用以保护芯片以及导线,如此即完成一芯片封装结构。
请参考图1,其示出现有一种引线键合型态的芯片封装结构的局部剖面图。芯片封装结构100主要由一承载器110、一芯片120、多条导线134、136、138以及一封胶(未示出)所构成。承载器110的表面具有一芯片接合区112,而芯片120的背面122贴附在芯片接合区112上,且芯片120的有源表面124具有多个接合垫126,其分别对应于承载器110的表面上的多个接点,其中这些接点由内而外的顺序例如为接地接点114、电源接点116以及信号接点118等。此外,这些导线134、136、138的两端则分别对应连接芯片120的这些接合垫126至其所对应的接地接点114、电源接点116以及信号接点118。
请参考图2,其示出图1的芯片封装结构的俯视示意图。值得注意的是,为了有效提高芯片封装结构100的电气特性,通常是利用表面黏着技术(Surface Mount Technology,SMT)将小型无源元件(passive component)130贴附在承载器110上,且位于芯片120的角落区域,用以减少信号在切换时所产生的杂讯串扰(cross talk),并维持信号传输品质。其中,无源元件130例如为电感元件(inductor)或电容元件(capacitor),而无源元件130跨置于承载器110的电源接点116以及接地接点114之间,且无源元件130的二接脚132a、132b分别连接至电源接点116以及接地接点114。
然而,受限于引线键合的布线空间,无源元件130所在的位置通常是在承载器110的邻近芯片120的角落区域,或是远离承载器110的芯片接合区112以及信号接点118之间的区域,藉以避免信号导线138因接触到无源元件130的接脚132a、132b而发生短路的现象。
实用新型内容
因此,本实用新型的目的就是在于提供一种芯片封装结构,其中导线可以直接跨越于无源元件的上方,用以增加无源元件的数目,并且不影响导线的布设空间。
为实现本实用新型的上述目的,本实用新型提出一种芯片封装结构,至少包括一承载器,具有一表面、一电源接点、一接地接点以及一信号接点,且表面具有一芯片接合区,而电源接点、接地接点以及信号接点均配置于表面,且电源接点以及接地接点位于芯片接合区的外围,而信号接点位于电源接点以及接地接点的较远离芯片接合区的外侧。此外,一芯片配置于承载器的表面,而芯片具有一有源表面以及对应的一背面,且芯片以背面贴附至芯片接合区,且芯片更具有多个接合垫,其配置于有源表面。另外,至少一无源元件跨置于承载器的电源接点以及接地接点之间,且无源元件具有至少二接脚,其分别连接至电源接点以及接地接点。再者,多个第一导线的两端分别连接芯片的这些接合垫之一至其所对应的电源接点以及接地接点,而至少一第二导线的两端分别连接芯片的这些接合垫的另一以及信号接点,且第二导线跨越于无源元件的上方。再者,一封胶包覆芯片、无源元件、这些第一导线以及第二导线。
为实现本实用新型的上述目的,本实用新型还提出一种芯片承载结构,至少包括一承载器,其具有一表面、一电源接点、一接地接点以及一信号接点,且表面具有一芯片接合区,而电源接点、该接地接点以及信号接点均配置于表面,且电源接点以及接地接点位于芯片接合区的外围,而信号接点位于电源接点以及接地接点的较远离芯片接合区的外侧。此外,至少一无源元件跨置于承载器的电源接点以及接地接点之间,而无源元件具有至少二接脚,其分别连接至电源接点以及接地接点,且无源元件位于芯片的接合垫与相对应的信号接点之间的区域上。
基于上述,本实用新型的芯片封装结构乃是设计将无源元件邻近承载器的芯片接合区,并让导线直接跨越于无源元件的上方,但不会接触到无源元件的接脚,故可相对增加导线的布设空间。
附图说明
为让本实用新型的上述和其他目的、特征、和优点能更明显易懂,下文特举一优选实施例,并配合附图,作详细说明如下,其中:
图1示出现有一种引线键合型态的芯片封装结构的局部剖面图;
图2示出图1的芯片封装结构的俯视示意图;
图3A示出本实用新型一优选实施例的一种芯片封装结构的俯视示意图;以及
图3B示出图3A的芯片封装结构的局部剖面图。
附图中的附图标记说明如下:
100:芯片封装结构 110:承载器
112:芯片接合区 114:接地接点
116:电源接点 118:信号接点
120:芯片 122:芯片背面
124:有源表面 126:接合垫
130:无源元件 132a、132b:接脚
134、136、138:导线 200:芯片封装结构
210:承载器 212:芯片接合区
214:接地环 214a:接地接点
216:电源环 216b:电源接点
218:信号接点 220:芯片
222:芯片背面 224:有源表面
226:接合垫 230:无源元件
232a、232b:接脚 234、236:第一导线
238:第二导线
具体实施方式
请参考图3A及3B,其中图3A示出本实用新型一优选实施例的一种芯片封装结构的俯视示意图,而图3B示出图3A的芯片封装结构的局部剖面图。芯片封装结构200主要由一承载器210、一芯片220、多个无源元件230、多个第一导线234、236、多个第二导线238以及一封胶(未示出)所构成,其中承载器210例如为一衬底,其表面具有一芯片接合区212,而芯片220的背面222贴附在芯片接合区212上,且芯片220的有源表面224具有多个接合垫226,其分别对应于承载器210的表面的多个接点,这些接点例如为接地接点214a、电源接点216a以及信号接点218等。
如图3A及3B所示,在本实施例中,其中电源接点216a以及接地接点214a例如分别由环绕于芯片接合区212的外围的一电源环216以及一接地环214的局部区域所形成,以作为连接第一导线234、236或无源元件230用(如图3B所示)。此外,信号接点218位于电源接点216a以及接地接点214a的一侧,而信号接点218更相对远离芯片接合区212且位于电源接点216a以及接地接点214a的外侧,其中电源接点216a、接地接点214a、信号接点218以及芯片接合区212的所暴露的面积可藉由图案化的一焊罩层(未示出)来加以定义。
另外,请参考图3A及3B,无源元件230跨置于电源接点216a以及接地接点214a之间,且无源元件230具有至少二接脚232a、232b,其利用表面黏着技术(SMT)而分别焊接在电源接点216a以及接地接点214a的表面,用以减少信号在切换时所产生的杂讯串扰,并维持信号传输品质。其中,无源元件230例如为小型电感元件或电容元件,而无源元件230配置于芯片220的接合垫226以及信号接点218之间的区域,且无源元件230邻近于芯片接合区212的一侧,而不会影响第二导线238的布设空间。因此,第二导线238可直接跨越于无源元件230的上方,且利用第二导线238的本身的弧形,而不会接触到无源元件230的接脚232a,故可相对增加承载器210的空间利用性。再者,在本实施例中,第一导线236亦可跨越于无源元件230的上方,使得第一导线236的一端可焊接在电源接点216a上,而另一第一导线234的一端则可焊接于无源元件230的邻侧的接地接点214a上。
由上述的说明可知,本实用新型的芯片封装结构是先跨置至少一无源元件于承载器的电源接点以及接地接点之间,而无源元件的二接脚分别连接电源接点以及接地接点,且无源元件更位于邻近芯片的位置,接着藉由第一导线的两端分别连接芯片的接合垫至其所对应的电源接点或接地接点,并且藉由第二导线的两端来连接芯片的接合垫以及承载器最外侧的信号接点,同时第二导线将会跨越于无源元件的上方。最后,完成引线键合工艺的芯片与承载器,再进行封胶工艺以形成一封胶将芯片以及第一、第二导线加以包覆,用以保护芯片以及第一、第二导线,如此即可完成一芯片封装结构。
综上所述,本实用新型的芯片封装结构具有下列优点:
(1)无源元件可放置于导线的下方,意即导线可直接跨越于无源元件的上方,而不会接触到无源元件的接脚,且无源元件邻近于芯片接合区的一侧,故可增加无源元件的数量,并且不影响导线的布设空间,且相对增加承载器的空间利用性。
(2)位于导线下方的无源元件,其二接脚可分别焊接在承载器的一电源接点以及一接地接点的表面,且相当接近芯片的电源导线及接地导线的焊点,以达到减少信号在切换时所产生的杂讯串扰,并可提高芯片封装结构的电气特性。
虽然本实用新型已以一优选实施例公开如上,但是其并非用以限定本实用新型,本领域技术人员,在不脱离本实用新型的精神和范围的情况下,应当可作些许的更动与润饰,因此本实用新型的保护范围应当以所附的权利要求所确定的为准。
Claims (3)
1.一种芯片封装结构,其特征在于,至少包括:
一承载器,具有一表面、一电源接点、一接地接点以及一信号接点,且该表面具有一芯片接合区,而该电源接点、该接地接点以及该信号接点均配置于该表面,且该电源接点以及该接地接点位于邻近该芯片接合区的外围,而该信号接点位于该电源接点以及该接地接点的较远离该芯片接合区的外侧;
一芯片,配置于该承载器的该表面,而该芯片具有一有源表面以及对应的一背面,且该芯片以该背面贴附至该芯片接合区,且该芯片更具有多个接合垫,其配置于该有源表面;
至少一无源元件,跨置于该承载器的该电源接点以及该接地接点之间,该无源元件具有至少二接脚,其分别连接至该电源接点以及该接地接点;
多个第一导线,其两端分别连接该芯片的该些接合垫中的一个至其所对应的该电源接点以及该接地接点;
至少一第二导线,其两端分别连接该芯片的该些接合垫的另一个以及该信号接点,且该第二导线跨越于该无源元件的上方;以及
一封胶,包覆该芯片、该无源元件、该些第一导线以及该第二导线。
2.如权利要求1所述的芯片封装结构,其特征在于,该些第一导线的至少一条跨越于该无源元件之上,且其余的该些第一导线则位于该无源元件的邻侧。
3.如权利要求1所述的芯片封装结构,其特征在于,该无源元件包括电感元件以及电容元件其中之一。
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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CN2640038Y true CN2640038Y (zh) | 2004-09-08 |
Family
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Family Applications (1)
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Cited By (1)
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---|---|---|---|---|
WO2011137733A3 (zh) * | 2011-04-29 | 2012-04-05 | 华为技术有限公司 | 电源模块及其封装集成方法 |
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2003
- 2003-07-24 CN CN 03272787 patent/CN2640038Y/zh not_active Expired - Lifetime
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WO2011137733A3 (zh) * | 2011-04-29 | 2012-04-05 | 华为技术有限公司 | 电源模块及其封装集成方法 |
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