CN1912725A

CN1912725A - 薄膜晶体管及包含此薄膜晶体管的显示器

Info

Publication number: CN1912725A
Application number: CN 200610121673
Authority: CN
Inventors: 林友民; 甘丰源
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2006-08-28
Filing date: 2006-08-28
Publication date: 2007-02-14
Anticipated expiration: 2026-08-28
Also published as: CN100449394C

Abstract

本发明提供一种薄膜晶体管及包含此薄膜晶体管的显示器。该薄膜晶体管包括栅极，形成在基板上、绝缘层，形成在该基板上并覆盖该栅极、半导体层，形成在该绝缘层上、以及源极与漏极，形成在该半导体层上，该源极与该漏极之间具有间隔，且该源极与该漏极的至少之一，未延伸至该栅极正上方的区域内。

Description

薄膜晶体管及包含此薄膜晶体管的显示器

技术领域

本发明涉及一种半导体结构，特别是涉及一种薄膜晶体管及包含此薄膜晶体管的显示器。

背景技术

在面板制造过程中，很容易有静电放电(ESD)的情形发生，这对元件与电路会造成极大损害，所以在面板设计时，常在面板最外围加设静电放电防护元件及电路，以降低制造工艺中静电放电的影响。“坚固耐用(robust)”的静电放电元件是必要的，然而，生产过程中仍不时见到被静电放电损害的静电放电防护元件，一旦静电放电防护元件被损毁，即无法有效保护内部像素电路。

其次，好的静电放电防护元件必须具备“穿透(transparency)”的特性，即在正常条件操作下，静电放电防护元件必须是关闭且不工作的，若关闭特性不良即会有额外漏电流及功率的损耗，此种情形特别不允许在可携式的电子产品上出现，例如手机或PDA等。针对静电放电防护元件的“穿透(transparency)”特性，美国专利第6,081,307及6,175,394号提出浮动栅极式(floating gate)的薄膜晶体管结构，其与二极管式(diode-type)的薄膜晶体管结构相比，静电放电防护元件的起始电压较大，而漏电流及所占面积较小。目前，这两种薄膜晶体管连接方式都广泛使用中。

发明内容

本发明提供一种薄膜晶体管，包括栅极，形成在基板上、绝缘层，形成在该基板上并覆盖该栅极、半导体层，形成在该绝缘层上、以及源极与漏极，形成在该半导体层上，该源极与该漏极之间具有间隔，且该源极与该漏极的至少之一，未延伸至该栅极正上方的区域内。

本发明提供一种薄膜晶体管，包括栅极，形成在基板上、绝缘层，形成在该基板上并覆盖该栅极、半导体层，形成在该绝缘层上、以及源极与漏极，形成在该半导体层上，该源极与该漏极之间具有间隔，且该源极与该漏极的至少之一，延伸至该栅极正上方的区域内。

本发明还提供一种显示器，包括定义有显示区的基底、多条栅极线(gateline)，设置在该基底上、多条数据线(data line)，设置在该基底上，该栅极线与该数据线彼此相交，以定义多个像素区，且每一像素区具有至少一个开关元件(switch device)、至少一个短路杆(shorting bar)，设置在该显示区外围、以及多个源极与漏极的至少之一未延伸至该栅极正上方区域内的薄膜晶体管，设置在该显示区外，其中每一薄膜晶体管分别电连接到该栅极线之一与该短路杆及/或该数据线之一与该短路杆上。

本发明再提供一种显示器，包括定义有显示区的基底、多条栅极线，设置在该基底上、多条数据线，设置在该基底上，该栅极线与该数据线彼此相交，以定义多个像素区，且每一像素区具有至少一个开关元件、至少一个短路杆，设置在该显示区外围、以及多个源极与漏极的至少之一延伸至该栅极正上方区域内的薄膜晶体管，设置在该显示区外，其中每一薄膜晶体管分别电连接到该栅极线之一与该短路杆及/或该数据线之一与该短路杆上。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例，并结合附图，作详细说明如下：

附图说明

图1A～1C和图2为本发明BCE薄膜晶体管结构的剖面示意图。

图3A～3C和图4为本发明蚀刻终止(I-stopper)薄膜晶体管结构的剖面示意图。

图5为本发明包含二极管式薄膜晶体管的显示器电路设计示意图。

图6为本发明包含浮动栅极式薄膜晶体管的显示器电路设计示意图。

简单符号说明

10、50、100、101、501、1001：薄膜晶体管

12、52、120、121、521、1201：基板

14、54、140、141、541、1401：栅极

16、56、160、161、561、1601：绝缘层

20、60、200、201、601、2001：沟道层

22、62、220、221、621、2201：欧姆接触层

24、64、240、241、641、2401：半导体层

26、66、260、261、661、2601：源极

28、68、280、281、681、2801：漏极

30、70、300、301、701、3001：间隔

32、72、320、321、721、3201：沟道区

34、74、340、341、741、3401：栅极正上方区域

211、611、2101：蚀刻终止层

W1：源/漏极与栅极的水平距离

W2：源/漏极与栅极的重叠宽度

1、15：薄膜晶体管 2：开关元件

3：电容元件 4：栅极线

5：数据线 6、7：驱动电路

8：共享线 9：基底

11：像素区 13：短路杆。

具体实施方式

本发明提供一种薄膜晶体管，包括栅极，形成在基板上、绝缘层，形成在基板上并覆盖栅极、半导体层，形成在绝缘层上、以及源极与漏极，形成在半导体层上，源极与漏极之间具有间隔，且源极与漏极至少之一，未延伸至栅极正上方的区域内。

上述半导体层可包括沟道层以及分别接触源极与漏极的欧姆接触层。位于源极与漏极间的沟道层可定义为沟道区，沟道区长度大约介于4～12微米。源/漏极与栅极间形成有电阻值大于5MΩ的压舱电阻(ballast resistor)。而上述未延伸至栅极正上方区域内的源极或漏极，与栅极的水平距离大约介于0～2微米。

栅极与源/漏极的材料可以相同或不同，包括透明材料或反射材料。适用的透明材料例如氧化铟锡(indium tin oxide，ITO)、氧化铟锌(indium zinc oxide，IZO)、氧化镉锡(cadmium tin oxide，CTO)、其它具有类似性质的材料或上述的组合。适用的反射材料例如银、金、铜、铝、钛、钽、钨、钼、铌、氮化钛、氮化钽、氧化铝、氮化铝或上述材料组成的合金或组合。栅极与源/漏极可为单层或多层结构。

绝缘层的材料包括氮化硅、氧化硅、氮氧化硅或其组合物，且可为单层或多层结构。另外，沟道层与欧姆接触层的材料可包括非晶硅、多晶硅、微晶硅、单晶硅或其组合物，其中欧姆接触层的掺杂类型可为n型或p型掺杂。甚至为了能让欧姆接触层和沟道层的电阻较低或让电子流通较为顺畅，沟道层可掺杂浓度低于欧姆接触层的掺杂类型，且沟道层所掺杂的掺杂类型可为单层或多层，而可能还保留一层未掺杂层。

请参阅图1A，说明本发明薄膜晶体管的剖面结构。薄膜晶体管10包括栅极14、绝缘层16、半导体层24以及源极26与漏极28。栅极14形成在基板12上，绝缘层16形成在基板12上并覆盖栅极14，半导体层24形成在绝缘层16上，源极26与漏极28形成在半导体层24上。半导体层24由沟道层20与欧姆接触层22构成，其中欧姆接触层22与源极26、漏极28接触。源极26与漏极28之间形成有间隔30，间隔30中的沟道层20定义为沟道区32。此薄膜晶体管的结构特征在于源极26与漏极28至少之一，未延伸至栅极14正上方的区域34内，其源极26或漏极28与栅极14的水平距离为零。换句话说，源极26或漏极28与栅极14并未存在重叠区域。

请参阅图1B和图1C，说明本发明另一薄膜晶体管的剖面结构。薄膜晶体管50包括栅极54、绝缘层56、半导体层64以及源极66与漏极68。栅极54形成在基板52上，绝缘层56形成在基板52上并覆盖栅极54，半导体层64形成在绝缘层56上，源极66与漏极68形成在半导体层64上。半导体层64由沟道层60与欧姆接触层62构成，其中欧姆接触层62与源极66、漏极68接触。源极66与漏极68之间形成有间隔70，间隔70中的沟道层60定义为沟道区72。此薄膜晶体管的结构特征在于源极66与漏极68至少之一(图1B)或两者(图1C)，未延伸至栅极54正上方的区域74内，其源极66或漏极68与栅极54有水平距离W1。需要注意的是，图1C所示的两个水平距离W1在实施例中是相等的，然而，两个水平距离W1也可以不相等。

图1A与图1B结构上的差异在于，图1A中源极26或漏极28与栅极14的水平距离为零，而1B图中源极66或漏极68与栅极54有一水平距离W1。两者相同之处为，结构中的源极或漏极至少之一未延伸至栅极正上方的区域内。

本发明提供一种薄膜晶体管，包括栅极，形成在基板上、绝缘层，形成在基板上并覆盖栅极、半导体层，形成在绝缘层上、以及源极与漏极，形成在半导体层上，源极与漏极之间具有间隔，且源极与漏极至少之一，延伸至栅极正上方的区域内。

上述半导体层可包括沟道层与分别接触源极与漏极的欧姆接触层。位于源极与漏极间的沟道层可定义为沟道区，其长度大约介于4～12微米。源/漏极与栅极间形成有电阻值大于5MΩ的压舱电阻。而上述延伸至栅极正上方区域内的源极或漏极，与栅极的重叠宽度不大于0.5微米。

栅极与源/漏极的材料可以相同或不同，包括透明材料或反射材料。适用的透明材料例如氧化铟锡(indium tin oxide，ITO)、氧化铟锌(indium zinc oxide，IZO)、氧化镉锡(cadmium tin oxide，CTO)、氧化铝锌(aluminum zinc，AZO)或其它具有类似性质的材料。适用的反射材料例如银、金、铜、铝、钛、钕、钽、钨、钼、铌、氮化钛、氮化钽、氧化铝、氮化铝或上述材料组成的合金或组合物。栅极与源/漏极可为单层或多层结构。

绝缘层的材料，包括氮化硅、氧化硅、氮氧化硅或其组合物，且可为单层或多层结构。另外沟道层与欧姆接触层的材料可包括非晶硅、多晶硅、微晶硅、单晶硅或其组合物，其中欧姆接触层的掺杂类型可为n型或p型掺杂。甚至为了能让欧姆接触层和沟道层的电阻较低或让电子流通较为顺畅，沟道层可掺杂浓度低于欧姆接触层的掺杂类型，且沟道层所掺杂的掺杂类型可为单层或多层，而可能还保留一层未掺杂层。

请参阅图2，说明本发明薄膜晶体管的剖面结构。薄膜晶体管100包括栅极140、绝缘层160、蚀刻终止层180、半导体层240以及源极260与漏极280。栅极140形成在基板120上，绝缘层160形成在基板120上并覆盖栅极140，半导体层240形成在绝缘层160上，源极260与漏极280形成在半导体层240上。半导体层240由沟道层200与欧姆接触层220构成，其中欧姆接触层220与源极260、漏极280接触。源极260与漏极280之间形成有间隔300，间隔300中的沟道层200定义为沟道区320。此薄膜晶体管的结构特征在于，源极260与漏极280至少之一，延伸至栅极140正上方的区域340内，其源极260或漏极280与栅极140有重叠宽度W2。

本发明设计的静电放电(ESD)防护元件具有大的压舱电阻，可有效减轻静电放电造成的直接损害，又不会增加额外的布局(layout)面积。压舱电阻是通过控制源/漏极与栅极之间的重叠面积来改变其数值。此外，由于寄生串联电阻的设计，静电放电防护元件的漏电流和功率损耗极低，提供了有效电压降以增强静电放电防护元件的“坚固耐用性(robustness)”。

本发明除可应用在如图1A、1B和图2所示的BCE(back channel etched)元件外，也可应用于具有I-stopper(ion-stopper)结构的元件。以下就以图3A、3B和图4说明本发明I-stopper薄膜晶体管。

请参阅图3A，说明本发明(I-stopper)薄膜晶体管的剖面结构。薄膜晶体管101包括栅极141、绝缘层161、半导体层241以及源极261与漏极281。栅极141形成在基板121上，绝缘层161形成在基板121上并覆盖栅极141，半导体层241形成在绝缘层161上，源极261与漏极281形成在半导体层241上。半导体层241由沟道层201与欧姆接触层221构成，其中沟道层201与蚀刻终止层181接触，欧姆接触层221与源极261、漏极281接触。

源极261与漏极281之间的沟道层201上还包括形成有蚀刻终止层211，以避免晶体管关闭时，源极261与漏极281之间的漏电流。蚀刻终止层211可由例如氮化硅、氧化硅、氮氧化硅等绝缘材料构成。源极261与漏极281之间形成有间隔301，间隔301中的沟道层201定义为沟道区321。源极261与漏极281至少之一，未延伸至栅极141正上方的区域341内，其源极261或漏极281与栅极141的水平距离为零。换句话说，源极26或漏极28并未与栅极14存在重叠区域。

请参阅图3B和图3C，说明本发明另一蚀刻终止(I-stopper)薄膜晶体管的剖面结构。薄膜晶体管501包括栅极541、绝缘层561、半导体层641以及源极661与漏极681。栅极541形成在基板521上，绝缘层561形成在基板521上并覆盖栅极541，半导体层641形成在绝缘层561上，源极661与漏极681形成在半导体层641上。半导体层641由沟道层601与欧姆接触层621构成，其中欧姆接触层621与源极661、漏极681接触。

源极661与漏极681之间的沟道层601上还包括形成有蚀刻终止层611，以避免晶体管关闭时，源极661与漏极681之间的漏电流。蚀刻终止层611可由例如氮化硅、氧化硅、氮氧化硅等绝缘材料构成。源极661与漏极681之间形成有间隔701，间隔701中的沟道层601定义为沟道区721。源极661与漏极681至少之一(图3B)或两者(图3C)，未延伸至栅极541正上方的区域741内，其源极661或漏极681与栅极541有水平距离W1。需要注意的是，图3C所示的两个水平距离W1在实施例中为相等，然而，两个水平距离W1也可不相等。

图3A与图3B结构上的差异在于，图3A中源极261或漏极281与栅极141的水平距离为零，而图3B中源极661或漏极681与栅极541有水平距离W1。两者相同之处为，结构中的源极或漏极至少之一未延伸至栅极正上方的区域内。

请参阅图4，说明本发明蚀刻终止(I-stopper)薄膜晶体管的剖面结构。薄膜晶体管1001包括栅极1401、绝缘层1601、半导体层2401以及源极2601与漏极2801。栅极1401形成在基板1201上，绝缘层1601形成在基板1201上并覆盖栅极1401，半导体层2401形成在绝缘层1601上，源极2601与漏极2801形成在半导体层2401上。半导体层2401由沟道层2001与欧姆接触层2201构成，其中欧姆接触层2201与源极2601、漏极2801接触。

源极2601与漏极2801之间的沟道层2001上还包括形成有蚀刻终止层2101，以避免晶体管关闭时，源极2601与漏极2801之间的漏电流。蚀刻终止层2101可由例如氮化硅、氮氧化硅或氧化硅等绝缘材料构成。源极2601与漏极2801之间形成有间隔3001，间隔3001中的沟道层2001定义为沟道区3201。源极2601与漏极2801至少之一，延伸至栅极1401正上方的区域3401内，其源极2601或漏极2801与栅极1401有重叠宽度W2。

本发明另提供一种显示器，包括定义有显示区的基底、多条栅极线，设置在基底上、多条数据线，设置在基底上，上述栅极线与数据线彼此相交，以定义多个像素区，且每一像素区具有至少一个开关元件、至少一个短路杆，设置在显示区外围、以及多个源极与漏极至少之一未延伸至栅极正上方区域内的薄膜晶体管，设置在显示区外，其中每一薄膜晶体管分别电连接到上述栅极线之一与短路杆及/或上述数据线之一与短路杆上。此显示器还包括共享线，设置在显示区外围，且电连接到短路杆上。

本发明再提供一种显示器，包括定义有显示区的基底、多条栅极线，设置在基底上、多条数据线，设置在基底上，上述栅极线与数据线彼此相交，以定义多个像素区，且每一像素区具有至少一个开关元件、至少一个短路杆，设置在显示区外围、以及多个源极与漏极的至少之一延伸至栅极正上方区域内的薄膜晶体管，设置在显示区外，其中每一薄膜晶体管分别电连接到上述栅极线之一与短路杆及/或上述数据线之一与短路杆上。此显示器还包括共享线，设置在显示区外围，且电连接到短路杆上。

本发明的显示器可包括电致发光显示器(electroluminescence display)、发光二极管显示器(light-emitting diode display)、场发射显示器(field-emissiondisplay)、奈米碳管显示器(nano-carbon tube display)、液晶显示器(liquid crystaldisplay)或等离子体显示器(plasma display)等。

本发明薄膜晶体管可连接成二极管式的薄膜晶体管也可连接成浮动栅极式的薄膜晶体管。以下就以图5和图6分别作说明。请参阅图5，说明本发明包含二极管式薄膜晶体管的显示器电路设计示意图。多条栅极线4与数据线5彼此垂直相交设置在基底9上，以定义多个像素区11并分别耦接至位于显示区外围的驱动电路6及7。开关元件2，设置在像素区11内并耦接至构成该像素区的栅极线及数据线。像素区11内还包括与开关元件2耦接的电容元件3。

多个源极与漏极至少之一未延伸或延伸至栅极正上方区域内的薄膜晶体管1与短路杆13，设置在显示区外围，其中每一薄膜晶体管1分别电连接到上述多条栅极线4之一、另一薄膜晶体管1与短路杆13及/或上述多条数据线5之一、另一薄膜晶体管1与短路杆13上。

上述二极管式薄膜晶体管的起始电压大约介于20～40伏特，漏电流低于1E-6安培，功耗低于2E-5瓦。

请参阅图6，说明本发明包含浮动栅极式薄膜晶体管的显示器电路设计示意图。多条栅极线4与数据线5彼此垂直相交设置在基底9上，以定义多个像素区11并分别耦接至位于显示区外围的驱动电路6及7。开关元件2，设置在像素区11内并耦接至构成该像素区的栅极线和数据线。像素区11内还包括与开关元件2耦接的电容元件3。

多个源极与漏极至少之一未延伸或延伸至栅极正上方区域内的薄膜晶体管1与短路杆13，设置在显示区外围，其中每一薄膜晶体管1分别电连接到上述多条栅极线4之一与短路杆13及/或上述多条数据线5之一与短路杆13上。

上述浮动栅极式薄膜晶体管的起始电压大约介于60～100伏特，其漏电流低于1E-7安培，功耗低于6E-6瓦。

虽然已经通过优选实施例如上所述地揭露了本发明，但这些优选实施例并非用于限定本发明，本领域技术人员，在不脱离本发明的精神和范围的情况下，应可作细微的更动与润饰，因此本发明的保护范围应由权利要求书所界定者的范围为准。

Claims

1.一种薄膜晶体管，包括：

栅极，形成在基板上；

绝缘层，形成在所述基板上并覆盖所述栅极；

半导体层，形成在所述绝缘层上；以及

源极与漏极，形成在所述半导体层上，所述源极与所述漏极之间具有间隔，且所述源极与所述漏极的至少之一，未延伸至所述栅极正上方的区域内。

2.如权利要求1所述的薄膜晶体管，其中所述半导体层包括沟道层与欧姆接触层，所述欧姆接触层分别接触所述源极与所述漏极。

3.如权利要求2所述的薄膜晶体管，其中所述源极与所述漏极之间的所述沟道层定义为沟道区。

4.如权利要求3所述的薄膜晶体管，其中所述沟道区的长度大约介于4～12微米。

5.如权利要求2所述的薄膜晶体管，还包括蚀刻终止层，设置在所述沟道层与所述欧姆接触层之间。

6.如权利要求1所述的薄膜晶体管，其中所述源/漏极与所述栅极间形成有压舱电阻。

7.如权利要求6所述的薄膜晶体管，其中所述压舱电阻大于5MΩ。

8.如权利要求1所述的薄膜晶体管，其中未延伸至所述栅极正上方区域内的所述源极或漏极，与所述栅极的水平距离大约介于0～2微米。

9.如权利要求1所述的薄膜晶体管，其中所述薄膜晶体管包括二极管式薄膜晶体管或浮动栅极薄膜晶体管。

10.如权利要求9所述的薄膜晶体管，其中所述二极管式薄膜晶体管的起始电压大约介于20～40伏特。

11.如权利要求9所述的薄膜晶体管，其中所述浮动栅极薄膜晶体管的起始电压大约介于60～100伏特。

12.一种薄膜晶体管，包括：

栅极，形成在基板上；

绝缘层，形成在所述基板上并覆盖于所述栅极；

半导体层，形成在所述绝缘层上；以及

源极与漏极，形成在所述半导体层上，所述源极与所述漏极之间具有间隔，且所述源极与所述漏极的至少之一，延伸至所述栅极正上方的区域内。

13.如权利要求12所述的薄膜晶体管，其中所述半导体层包括沟道层与欧姆接触层，所述欧姆接触层分别接触所述源极与所述漏极。

14.如权利要求13所述的薄膜晶体管，其中所述源极与所述漏极之间的所述沟道层定义为沟道区。

15.如权利要求14所述的薄膜晶体管，其中所述沟道区的长度大约介于4～12微米。

16.如权利要求13所述的薄膜晶体管，还包括蚀刻终止层，设置在所述沟道层与所述欧姆接触层之间。

17.如权利要求12所述的薄膜晶体管，其中所述源/漏极与所述栅极间形成有压舱电阻。

18.如权利要求17所述的薄膜晶体管，其中所述压舱电阻大于5MΩ。

19.如权利要求12所述的薄膜晶体管，其中延伸至所述栅极正上方区域内的所述源极或漏极，与所述栅极的重叠宽度不大于0.5微米。

20.如权利要求12所述的薄膜晶体管，其中所述薄膜晶体管为二极管式薄膜晶体管或浮动栅极薄膜晶体管。

21.如权利要求20所述的薄膜晶体管，其中所述二极管式薄膜晶体管的起始电压大约介于20～40伏特。

22.如权利要求20所述的薄膜晶体管，其中所述浮动栅极薄膜晶体管的起始电压大约介于60～100伏特。

23.一种显示器，包括：

基底，定义有显示区；

多条栅极线，设置在所述基底上；

多条数据线，设置在所述基底上，所述栅极线与所述数据线彼此相交，以定义多个像素区，且每一像素区具有至少一个开关元件；

至少一个短路杆，设置在所述显示区外围；以及

多个如权利要求1所述的薄膜晶体管，设置在所述显示区外，其中每一薄膜晶体管分别电连接到所述栅极线之一与所述短路杆及/或所述数据线之一与所述短路杆上。

24.如权利要求23所述的显示器，还包括共享线，设置在所述显示区外围，且电连接到所述短路杆上。

25.一种显示器，包括：

基底，定义有显示区；

多条栅极线，设置在所述基底上；

至少一个短路杆，设置在所述显示区外围；以及

多个如权利要求12所述的薄膜晶体管，设置在所述显示区外，其中每一薄膜晶体管分别电连接到所述栅极线之一与所述短路杆和/或所述数据线之一与所述短路杆上。

26.如权利要求25所述的显示器，还包括共享线，设置在所述显示区外围，且电连接到所述短路杆上。