KR20220060606A - 표시 장치 - Google Patents

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KR20220060606A KR1020200146154A KR20200146154A KR20220060606A KR 20220060606 A KR20220060606 A KR 20220060606A KR 1020200146154 A KR1020200146154 A KR 1020200146154A KR 20200146154 A KR20200146154 A KR 20200146154A KR 20220060606 A KR20220060606 A KR 20220060606A
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조영진
나지수
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삼성디스플레이 주식회사
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Abstract

본 개시는 기판, 상기 기판 위에 제1 방향을 따라 위치하는 제1 스캔선, 상기 제1 스캔선의 일부와 상기 기판의 면에 수직한 방향으로 중첩하여 위치하는 차폐 전극, 상기 차폐 전극 위에 위치하는 제2 연결 전극, 상기 제2 연결 전극 위에 제2 방향을 따라 위치하며 상기 제2 연결 전극과 연결된 데이터선을 포함하며, 상기 차폐 전극은 상기 제1 스캔선 및 상기 제2 연결 전극과 상기 기판의 면에 수직한 방향으로 중첩하여 위치한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것으로서, 보다 구체적으로 커플링을 감소시키는 차폐 전극을 포함한 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 내비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
표시 장치는 행 방향 및 열 방향으로 배치되어 있는 복수의 화소를 포함할 수 있다. 각 화소 내에는 트랜지스터, 커패시터 등과 같은 다양한 소자와 이들 소자에 신호를 공급할 수 있는 다양한 배선들이 위치할 수 있다.
다양한 배선은 절연막을 사이에 두고 서로 중첩하여 위치할 수 있으며, 이 중 일부 배선의 전압이 순간적으로 가변하는 경우 중첩하고 있는 다른 배선의 전압에 영향을 미칠 수 있다.
실시예들은 차폐 전극을 포함하여 커플링을 감소시킨 표시 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 표시 장치의 경우 기판, 상기 기판 위에 제1 방향을 따라 위치하는 제1 스캔선, 상기 제1 스캔선 일부와 상기 기판의 면에 수직한 방향으로 중첩하여 위치하는 차폐 전극, 상기 차폐 전극 위에 위치하는 제2 연결 전극, 상기 제2 연결 전극 위에 제2 방향을 따라 위치하며 상기 제2 연결 전극과 연결된 데이터선을 포함하며, 상기 차폐 전극은 상기 제1 스캔선 및 상기 제2 연결 전극과 상기 기판의 면에 수직한 방향으로 중첩하여 위치한다.
상기 제2 연결 전극과 상기 제1 스캔선이 상기 기판의 면에 수직한 방향으로 중첩하는 영역에서, 상기 제2 연결 전극과 상기 제1 스캔선 사이에 상기 차폐 전극이 위치할 수 있다.
상기 제2 연결 전극의 일 가장자리는 상기 차폐 전극과 상기 기판의 면에 수직한 방향으로 중첩할 수 있다.
상기 차폐 전극과 동일 층에 위치하는 초기화 제어선, 제2 스캔선 및 기준 전압선을 더 포함하고, 상기 초기화 제어선, 제2 스캔선 및 기준 전압선은 상기 제1 방향을 따라 위치할 수 있다.
상기 제2 연결 전극과 동일 층에 위치하는 제2 초기화 전압선을 더 포함하고, 상기 제2 초기화 전압선은 상기 제1 방향을 따라 위치하는 가로부 및 상기 제2 방향으로 돌출된 복수 개의 세로부를 더 포함할 수 있다.
상기 제2 초기화 전압선의 세로부 사이에 위치하는 가로부에서, 상기 초기화 제어선이 상기 제2 초기화 전압선의 가로부와 상기 기판의 면에 수직한 방향으로 완전히 중첩할 수 있다.
상기 차폐 전극은 상기 제2 초기화 전압선과 연결되어 제2 초기화 전압을 전달받을 수 있다.
상기 차폐 전극은 평면상 상기 제2 연결 전극의 셋 이상의 모서리와 상기 기판의 면에 수직한 방향으로 중첩하여 위치할 수 있다.
상기 기판과 상기 제1 스캔선 사이에 위치하는 제1 반도체층, 상기 제1 스캔선 위에 제2 방향을 따라 위치하는 제2 반도체층을 더 포함하고, 상기 제1 반도체층은 다결정 실리콘반도체층을 포함하고 상기 제2 반도체층은 산화물 반도체층을 포함할 수 있다.
상기 제2 반도체층은 상기 제2 스캔선 및 상기 초기화 제어선과 상기 기판의 면에 수직한 방향으로 중첩할 수 있다.
상기 제1 스캔선과 동일 층에 위치하는 제1 초기화 전압선, 발광 제어선 및 바이패스 제어선을 더 포함하고, 상기 제1 초기화 전압선, 발광 제어선 및 바이패스 제어선은 상기 제1 방향을 따라 위치하며, 상기 제1 초기화 전압선 및 상기 제1 스캔선은 상기 제2 반도체층과 상기 기판의 면에 수직한 방향으로 중첩할 수 있다.
상기 발광 제어선 및 상기 바이패스 제어선은 상기 제1 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하여 위치할 수 있다.
상기 제1 반도체층은 6개의 트랜지스터를 구성하고, 상기 제2 반도체층은 2개의 트랜지스터를 구성할 수 있다.
상기 데이터선과 동일 층에 위치하며 상기 제2 방향을 따라 위치하는 구동 전압선, 상기 제2 연결 전극과 동일 층에 위치하는 제8 연결 전극을 더 포함하고, 상기 구동 전압선과 상기 제8 연결 전극이 서로 연결되어 있을 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 제1 반도체층, 상기 제1 반도체층 위에 위치하는 제1 게이트 도전층, 상기 제1 게이트 도전층 위에 위치하는 제2 게이트 도전층, 상기 제2 게이트 도전층 위에 위치하는 제2 반도체층, 상기 제2 반도체층 위에 위치하는 제3 게이트 도전층, 상기 제3 게이트 도전층 위에 위치하는 제1 데이터 도전층, 상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하고, 상기 제1 게이트 도전층은 제1 스캔선을 포함하고, 상기 제3 데이터 도전층은 차폐 전극을 포함하고, 상기 제1 데이터 도전층은 제2 연결 전극을 포함하며, 상기 차폐 전극은 상기 제1 스캔선 및 상기 제2 연결 전극과 상기 기판의 면에 수직한 방향으로 중첩하여 위치한다.
상기 제1 데이터 도전층은 제2 초기화 전압선을 더 포함하고, 상기 차폐 전극은 상기 제2 초기화 전압선으로부터 제2 초기화 전압을 공급받을 수 있다.
상기 제2 데이터 도전층은 데이터선을 더 포함하고, 상기 데이터선은 상기 제2 연결 전극과 연결되어 상기 제2 연결 전극에 데이터 전압을 공급하고, 상기 제2 연결 전극은 상기 제1 반도체층과 연결될 수 있다.
상기 제2 초기화 전압선은 제1 방향을 따라 위치하는 가로부 및 제2 방향으로 돌출된 복수 개의 세로부를 더 포함하고, 상기 세로부 사이에 위치하는 상기 제2 초기화 전압선의 가로부의 폭은 다른 영역보다 더 넓을 수 있다.
상기 차폐 전극은 평면상 상기 제2 연결 전극의 셋 이상의 모서리와 상기 기판의 면에 수직한 방향으로 중첩하여 위치할 수 있다.
상기 제1 반도체층은 다결정 실리콘 반도체를 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함할 수 있다.
실시예들에 따르면, 차폐 전극을 포함하여 커플링을 감소시킨 표시 장치를 제공한다.
도 1은 일 실시예에 의한 표시 장치의 어느 한 화소의 회로도이다.
도 2는 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 3은 도 2의 III-III'선을 따라 나타낸 단면도이다.
도 4는 도 3의 IV-IV'선을 따라 나타낸 단면도이다.
도 5 내지 도 10은 일 실시예에 의한 표시 장치의 제조 순서에 따라 순차적으로 도시한 평면도이다.
도 11은 다른 일 실시예에 대하여 도 10과 동일한 평면을 도시한 것이다.
도 12는 차폐 전극을 포함하지 않는 표시 장치에 대하여 도 2와 동일한 영역을 도시한 것이다. 도 13은 도 12의 XIII-XIII' 선을 따라 잘라 도시한 단면으로, 도 4와 동일한 단면을 도시한 것이다.
도 14는 도 12 내지 도 13의 실시예에서 데이터선에 가해지는 전압(Data)이 변할 때 제1 스캔선의 전압 변화(Signals)를 도시한 것이다.
도 15는 도 1 내지 도 11의 실시예에서 데이터선에 가해지는 전압(Data)이 변할 때 제1 스캔선의 전압 변화(Signals)를 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서 도면을 참고로 하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 일 실시예에 의한 표시 장치의 어느 한 화소의 회로도이다.
도 1에 도시된 바와 같이, 일 실시예에 의한 표시 장치의 하나의 화소(PX)는 여러 신호선들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 유지 커패시터(Cst) 및 발광 다이오드(LED)를 포함한다.
하나의 화소(PX)에는 복수의 신호선(127, 128, 151, 152, 153, 154, 155, 156, 171, 172, 741)이 연결되어 있다. 복수의 신호선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 초기화 제어선(153), 바이패스 제어선(154), 발광 제어선(155), 기준 전압선(156), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함한다.
제1 스캔선(151)은 게이트 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다. 제2 스캔선(152)은 제1 스캔선(151)의 신호와 동일한 타이밍에 제1 스캔선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 제1 스캔선(151)에 고전압이 인가될 때, 제2 스캔선(152)에 저전압이 인가될 수 있다. 제2 스캔선(152)은 제2 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다.
초기화 제어선(153)은 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달한다. 바이패스 제어선(154)은 바이패스 신호(GB)를 제7 트랜지스터(T7) 및 제8 트랜지스터에 전달한다. 바이패스 제어선(154)은 후단의 제1 스캔선(151)으로 이루어질 수 있다. 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로 화소(PX)에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)가 발광하는 휘도가 변한다.
구동 전압선(172)은 구동 전압(ELVDD)을 인가하고, 기준 전압선(156)은 기준 전압(VEH)을 인가한다. 제1 초기화 전압선(127)은 제1 초기화 전압(VINT1)을 전달하고, 제2 초기화 전압선(128)은 제2 초기화 전압(VINT2)을 전달한다. 제1 초기화 전압(VINT1)과 제2 초기화 전압(VINT2)은 서로 상이할 수 있다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 다이오드(LED)의 캐소드 전극으로 인가한다. 본 실시예에서 구동 전압선(172), 기준 전압선(156), 제1 및 제2 초기화 전압선(127, 128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
도 1에 도시된 바와 같이 하나의 화소가 8개의 트랜지스터(T1 내지 T8) 및 1개의 유지 커패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(T1)는 다결정 반도체를 포함할 수 있다. 또한, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다. 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 다결정 반도체를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8) 중 적어도 어느 하나 이상이 산화물 반도체를 포함할 수도 있다. 본 실시예에서 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)와 서로 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있고, 신뢰성을 향상시킬 수 있다.
그러면 이하에서 도 2 내지 도 10을 참고로 하여 일 실시예에에 따른 표시 장치의 평면 및 단면상 구조에 대해 더욱 설명한다.
도 2는 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 3은 도 2의 III-III'선을 따라 나타낸 단면도이고, 도 4는 도 2의 IV-IV'선을 따라 나타낸 단면도이다. 도 5 내지 도 10은 일 실시예에 의한 표시 장치의 제조 순서에 따라 순차적으로 도시한 평면도이다. 도 2 내지 도 10은 인접한 두 개의 화소를 도시하고 있으며, 두 화소는 서로 대칭인 형상을 가질 수 있다.
도 2 내지 도 10에 도시된 바와 같이 기판(110) 위에는 제1 반도체층(ACT1)이 위치할 수 있다. 제1 반도체층(ACT1)은 다결정 실리콘 반도체 물질을 포함할 수 있다.
기판(110)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다.　 기판(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.　 기판(110)은 단층 또는 다층일 수 있다.　 기판(110)은 순차적으로 적층된 고분자 수지를 포함하는 적어도 하나의 베이스층과 적어도 하나의 무기층이 교번하여 적층될 수 있다.
도 5는 제1 반도체층(ACT1)을 도시하고 있다. 제1 반도체층(ACT1)은 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8) 각각의 채널, 제1 전극 및 제2 전극을 포함할 수 있다. 도 2 내지 도 10에서는 각 트랜지스터를 표기하였고, 각 트랜지스터의 채널은 트랜지스터의 중앙 영역, 각 트랜지스터의 제1 전극 및 제2 전극은 채널의 양쪽 영역에 위치할 수 있다.
구동 트랜지스터(T1)의 채널은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다.
도 3 및 도 4를 참고로 하면 기판(110)과 제1 반도체층(ACT1) 사이에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(111)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy), 비정질 실리콘(Si)을 포함할 수 있다.
도 3 및 도 4를 참고로 하면, 제1 반도체층(ACT1) 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층구조일 수 있다.
제1 게이트 절연막(141)위에는 제1 게이트 도전층(GE1)이 위치할 수 있다. 제1 게이트 도전층(GE1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
도 6은 제1 반도체층(ACT1)과 제1 게이트 도전층(GE1)을 함께 도시하고 있다. 제1 게이트 도전층(GE1)은 구동 트랜지스터(T1)의 게이트 전극(1151) 및 제1 초기화 전압선(127), 제1 스캔선(151), 발광 제어선(155) 및 바이패스 제어선(154)을 더 포함할 수 있다.
제1 초기화 전압선(127), 제1 스캔선(151), 발광 제어선(155) 및 바이패스 제어선(154)은 제1 방향(DR1)을 따라 위치할 수 있다.
제1 스캔선(151)의 일부는 제2 트랜지스터(T2)의 게이트 전극일 수 있다. 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)의 일부일 수 있다. 제7 트랜지스터(T7)의 게이트 전극 및 제8 트랜지스터(T8)의 게이트 전극은 바이패스 제어선(154)의 일부일 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층(GE1)을 형성한 후 도핑 공정을 수행할 수 있다. 제1 게이트 도전층(GE1)에 의해 가려진 제1 반도체층(ACT1)은 도핑되지 않고, 제1 게이트 도전층(GE1)에 의해 덮여 있지 않은 제1 반도체층(ACT1)의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 이때 p형 도펀트로 도핑 공정을 진행할 수 있으며, 다결정 반도체(ACT1)를 포함하는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 p형 트랜지스터 특성을 가질 수 있다.
도 3을 동시에 참고로 하면, 도핑에 의해 게이트 전극(1151)과 중첩하지 않는 제1 반도체층(ACT1)이 도전성을 가질 수 있고, 게이트 전극(1151)과 기판(110)에 수직한 제3 방향(DR3)으로 중첩하는 영역은 구동 트랜지스터(T1)의 채널이 될 수 있다. 또는 도핑 공정 대신 플라즈마 공정이 수행될 수 있다. 플라즈마 공정에 의해 제1 반도체층(ACT1)이 도체화될 수 있다.
도 2 내지 도 4를 동시에 참고로 하면, 게이트 전극(1151)을 포함하는 제1 게이트 도전층(GE1) 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
도 2 내지 도 4, 도 7을 참고로 하면, 제2 게이트 절연막(142) 위에는 제2 게이트 도전층(GE2)이 위치할 수 있다. 도 7은 제1 반도체층(ACT1), 제1 게이트 도전층(GE1) 및 제2 게이트 도전층(GE2)을 함께 도시하고 있다. 제2 게이트 도전층(GE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
제2 게이트 도전층(GE2)은 유지 커패시터(Cst)의 제1 유지 전극(1153), 제1 중첩 배선(1154) 및 제2 중첩 배선(1155)을 포함할 수 있다.
제1 중첩 배선(1154) 및 제2 중첩 배선(1155)은 제1 방향(DR1)을 따라 위치할 수 있다. 도 2를 참고로 하면, 제1 중첩 배선(1154)은 이후 제2 스캔선(152)과 기판(110)의 면에 수직한 제3 방향(DR3)으로 중첩하고, 제2 중첩 배선(1155)은 초기화 제어선(153)과 기판(110)의 면에 수직한 제3 방향(DR3)으로 중첩하여 위치할 수 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 개구부(1152)가 형성되어 있을 수 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 개구부(1152)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 유지 전극(1153)은 제1 방향(DR1)을 따라 서로 연결될 수 있다.
도 2 내지 4, 도 7을 동시에 참고로 하면, 제1 유지 전극(1153)을 포함하는 제2 게이트 도전층(GE2) 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 제1 층간 절연막(161)에서 실리콘질화물을 포함하는 층이 실리콘산화물을 포함하는 층보다 기판(110)에 가까이 위치할 수 있다.
도 2 내지 4를 참고로 하면 제1 층간 절연막(161) 위에는 제2 반도체층(ACT2)이 위치할 수 있다.　 제2 반도체층(ACT2)은 산화물 반도체층일 수 있다. 제2 반도체층(ACT2)은 인듐(In), 주석(Sn), 아연(Zn), 하프늄(Hf), 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예를 들면, 제2 반도체층(ACT2)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
도 8은 제1 반도체층(ACT1), 제1 게이트 도전층(GE1), 제2 게이트 도전층(GE2) 및 제2 반도체층(ACT2)을 함께 도시하고 있다.
제2 반도체층(ACT2)은 제3 트랜지스터(T3)의 채널, 제1 전극 및 제2 전극, 제4 트랜지스터(T4)의 채널, 제1 전극 및 제2 전극을 포함할 수 있다.
도 3 및 도 4를 참고로 하면, 제2 반도체층(ACT2) 위에는 제3 게이트 절연막(143)이 위치할 수 있다. 제3 게이트 절연막(143)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
도 2 내지 4를 참고로 하면 제3 게이트 절연막(143) 위에는 제3 게이트 도전층(GE3)이 위치할 수 있다. 제3 게이트 도전층(GE3)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)을 포함할 수 있으며, 이를 포함하는 단일층 또는 다층 구조일 수 있다.　 예를 들어, 제3 게이트 도전층(GE3)은 티타늄을 포함하는 하부층과 몰리브덴을 포함하는 상부층을 포함할 수 있고, 티타늄을 포함하는 하부층은 상부층의 건식 식각 시 식각 기체인 플르오린(F)이 확산되는 것을 방지할 수 있다.
도 9는 제1 반도체층(ACT1), 제1 게이트 도전층(GE1), 제2 게이트 도전층(GE2), 제2 반도체층(ACT2) 및 제3 게이트 도전층(GE3)을 함께 도시하고 있다.
제3 게이트 도전층(GE3)은 초기화 제어선(153), 제2 스캔선(152) 및 기준 전압선(156) 및 차폐 전극(157)을 포함할 수 있다. 초기화 제어선(153), 제2 스캔선(152) 및 기준 전압선(156)은 제1 방향(DR1)을 따라 위치할 수 있다. 도 3을 동시에 참고로 하면, 초기화 제어선(153)의 일부는 제4 트랜지스터(T4)의 게이트 전극일 수 있다. 제2 스캔선(152)의 일부는 제3 트랜지스터(T3)의 게이트 전극일 수 있다. 기준 전압선(156)은 제8 트랜지스터(T8)의 제1 전극과 연결될 수 있다.
도 9를 참고로 하면 차폐 전극(157)은 제1 스캔선(151)과 기판(110)의 면에 수직한 제3 방향으로 일부 중첩하여 위치할 수 있다. 이후 별도로 설명하겠으나, 차폐 전극(157)은 제2 초기화 전압선(128)과 연결되어 제2 초기화 전압을 전달받을 수 있다. 또한 도 2, 도 4를 동시에 참고로 하면 차폐 전극(157)은 제2 연결 전극(CE2)과 제1 스캔선(151) 사이에 위치하여 제2 연결 전극(CE2)과 제1 스캔선(151) 사이의 커플링을 감소시킬 수 있다. 차폐 전극(157)의 구체적인 효과에 대하여는 후술한다.
제3 게이트 도전층(GE3)을 형성한 후 도핑 공정을 수행할 수 있다. 제3 게이트 도전층(GE3)에 의해 가려진 산화물 반도체(ACT2)층의 부분은 도핑되지 않고, 제3 게이트 도전층(GE3)에 의해 덮여 있지 않은 제2 반도체층(ACT2)의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 도 3을 동시에 참고로 하면 제3 트랜지스터(T3)의 채널은 게이트 전극인 제2 스캔선(152)과 기판(110)에 수직한 제3 방향(DR3)으로 중첩하도록 게이트 전극 아래에 위치하며, 제3 트랜지스터(T3)의 제1 전극 및 제2 전극은 게이트 전극과 중첩하지 않을 수 있다.
도 3을 동시에 참고로 하면 제4 트랜지스터(T4)의 채널은 게이트 전극인 초기화 제어선(153)과 기판(110)에 수직한 제3 방향(DR3)으로 중첩하도록 게이트 전극 아래에 위치할 수 있다. 제4 트랜지스터(T4)의 제1 전극 및 제2 전극은 게이트 전극과 중첩하지 않을 수 있다. 제2 반도체층(ACT2)의 도핑 공정은 n형 도펀트로 진행할 수 있으며, 제2 반도체층(ACT2)을 포함하는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 n형 트랜지스터 특성을 가질 수 있다.
도 2 내지 도 4를 동시에 참고로 하면 제3 게이트 도전층(GE3) 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162) 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
제2 층간 절연막(162) 위에는 제1 데이터 도전층(DE1)이 위치할 수 있다. 도 10은 제1 반도체층(ACT1), 제1 게이트 도전층(GE1), 제2 게이트 도전층(GE2), 제2 반도체층(ACT2), 제3 게이트 도전층(GE3) 및 제1 데이터 도전층(DE1)을 함께 도시하고 있다.
제1 데이터 도전층(DE1)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 예를 들어, 제1 데이터 도전층(DE1)은 몰리브데늄, 크로뮴 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금을 포함하는 하부막, 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속을 포함하는 중간막, 몰리브데늄, 크로뮴 및 티타늄 등 내화성 금속을 포함하는 상부막의 삼중막 구조일 수 있다.
제1 데이터 도전층(DE1)은 제2 초기화 전압선(128), 제1 연결 전극(CE1), 제2 연결 전극(CE2), 제3 연결 전극(CE3), 제4 연결 전극(CE4), 제4 연결 전극(CE5), 제6 연결 전극(CE6), 제7 연결 전극(CE7), 제8 연결 전극(CE8)을 포함할 수 있다.
제2 초기화 전압선(128)은 제1 방향(DR1)을 따라 위치하는 가로부(128a) 및 제2 방향(DR2)으로 돌출된 세로부(128b)를 포함한다.
제2 초기화 전압선(128)은 초기화 전압 개구(OP_128)를 통해 제1 반도체층(ACT1)과 연결되어 있을 수 있다. 이러한 개구에서 제2 초기화 전압이 제1 반도체층(ACT1)으로 전달된다.
제2 초기화 전압선(128)의 가로부는 기준 전압선(156) 및 제1 초기화 전압선(127)과 기판(110)에 수직한 제3 방향(DR3)으로 교대로 중첩하면서 위치할 수 있다. 제2 초기화 전압선(128)의 세로부(128b)는 차폐 개구(OP_128b)를 통해 차폐 전극(157)과 연결되어 있다. 따라서 차폐 전극(157)으로 제2 초기화 전압이 전달될 수 있다.
제2 초기화 전압선(128)의 세로부(128b) 사이에 위치하는 가로부(128a)의 폭이 다른 영역보다 넓을 수 있다. 따라서 도 4에서와 같이 제2 초기화 전압선(128)이 초기화 제어선(153)을 덮으면서 위치할 수 있다. 이렇게 제2 초기화 전압선(128)의 가로부(128a) 일부가 넓어지면서 초기화 제어선(153)을 덮기 때문에, 초기화 제어선(153)과 제1 데이터 도전층(DE1)인 제2 연결 전극(CE2) 사이의 커플링을 감소시킬 수 있다. 또한 도 4에 도시된 바와 같이 제2 게이트 도전층(GE2)의 제2 중첩 배선(1155)의 대부분의 영역도 제2 초기화 전압선(128)에 의해 덮이는바 제2 게이트 도전층(GE2)인 제2 중첩 배선(1155)과 제1 데이터 도전층(DE1)인 제2 연결 전극(CE2) 사이의 커플링을 감소시킬 수 있다.
도 3을 동시에 참고로 하면, 제1 연결 전극(CE1)은 제1-1 개구(OP1_1)를 통해 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결되어 있고 제1-2 개구(OP1_2)를 통해 제2 반도체층(ACT2)과 연결되어 있을 수 있다.
제2 연결 전극(CE2)은 제2-1 개구(OP2_1)를 통해 제1 반도체층(ACT1)과 연결되어 있을 수 있다.
도 3을 동시에 참고로 하면, 제3 연결 전극(CE3)은 제3-1개구(OP3_1)를 통해 제1 반도체층(ACT1)과 연결되어 있고, 제3-2 개구(OP3_2)를 통해 제2 반도체층(ACT2)과 연결되어 있을 수 있다.
도 3을 동시에 참고로 하면, 제4 연결 전극(CE4)은 제4-1개구(OP4_1)를 통해 제1 초기화 전압선(127)과 연결되어 있고, 제4 연결 전극(CE4)은 제4-2 개구(OP4_2)를 통해 제2 반도체층(ACT2)과 연결되어 있을 수 있다.
제5 연결 전극(CE5)은 제5-1개구(OP5_1) 및 제5-2개구(OP5_2)를 통해 제1 반도체층(ACT1)과 연결되어 있다.
제6 연결 전극(CE6)은 제6-1개구(OP6_1)를 통해 제1 반도체층(ACT1)과 연결되어 있을 수 있다.
제7 연결 전극(CE7)은 제7-1개구(OP7_1)를 통해 제1 반도체층(ACT1)과 연결되어 있고, 제7-2개구(OP7_2)를 통해 기준 전압선(156)과 연결되어 있을 수 있다.
제8 연결 전극(CE8)은 제8-1개구(OP8_1)를 통해 제1 반도체층(ACT1)과 연결되어 있을 수 있다. 또한 제8-2개구(OP8_2)를 통해 제1 유지 전극(1153)과 연결되어 있을 수 있다. 이후 설명하겠으나, 도 2 내지 도 4를 동시에 참고로 하면 제8 연결 전극은 구동 개구부(OP_172)를 통해 구동 전압선(172)으로부터 ELVDD 전압을 공급받을 수 있다. 제8 연결 전극(CE8)은 제2 방향(DR2)으로 전달되는 ELVDD 전압을 제1 방향(DR1)으로 전달해 줄 수 있다.
도 10을 참고로 하면 제8 연결 전극(CE8)은 제2 방향(DR2)을 따라 위치하는 줄기부(CE8_L) 및 줄기부에서 제1 방향(DR1)으로 뻗어나오는 확장부(CE8_W)를 포함한다. 줄기부(CE8_L)에서 제8 연결 전극(CE8)은 제8-1개구(OP8_1)를 통해 제1 반도체층(ACT1)과 연결되어 있고, 제8-2개구(OP8_2)를 통해 제1 유지 전극(1153)과 연결되어 있을 수 있다. 제8 연결 전극(CE8)의 확장부(CE8_W)에서 구동 개구부(OP_172)를 통해 구동 전압선(172)과 연결되어 ELVDD 전압을 공급받을 수 있다.
다음, 도 2 및 도 4를 참고로 하면 제1 데이터 도전층(DE1) 위에는 제3 층간 절연막(180)이 위치할 수 있다. 제3 층간 절연막(180)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제3 층간 절연막(180) 위에는 제2 데이터 도전층(DE2)이 위치할 수 있다. 제2 데이터 도전층(DE2)은 알루미늄(Al), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 크로뮴(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
도 2는 제1 반도체층(ACT1), 제1 게이트 도전층(GE1), 제2 게이트 도전층(GE2), 제2 반도체층(ACT2), 제3 게이트 도전층(GE3), 제1 데이터 도전층(DE1) 및 제2 데이터 도전층(DE2)을 함께 도시하고 있다.
제2 데이터 도전층(DE2)은 데이터선(171), 구동 전압선(172) 및 연결 패턴(177)을 포함할 수 있다. 데이터선(171) 및 구동 전압선(172)은 제2 방향(DR2)을 따라 위치할 수 있다.
데이터선(171)은 데이터 개구(OP_171)를 통해 제2 연결 전극(CE2)과 연결될 수 있다. 제2 연결 전극(CE2)은 제2-1 개구(OP2_1)를 통해 제1 반도체층(ACT1)과 연결되어 있는바 데이터선(171)의 데이터 전압이 제1 반도체층(ACT1)으로 전달된다. 구체적으로, 데이터선(171)은 제2 트랜지스터(T2)의 제1 전극과 연결될 수 있다.
구동 전압선(172)은 제2 방향(DR2)을 따라 위치하며 구동 개구부(OP_172)에서 제8 연결 전극(CE8)과 연결될 수 있다. 구체적으로, 제8 연결 전극(CE8)의 확장부(CE8_W)와 연결될 수 있다.
구동 전압선(172)은 구동 개구부(OP_172)에서 제8 연결 전극(CE8)과 연결되어 있고, 제8 연결 전극(CE8)은 제8-2개구(OP8_2)를 통해 제1 유지 전극(1153)과 연결되어 있는바, 구동 전압선(172)은 제1 유지 전극(1153)과 연결되어 있다.
연결 패턴(177)은 제1 연결 개구(OP_177_1)를 통해 제6 연결 전극(CE6)과 연결되어 있고, 제2 연결 개구(OP_177_2)를 통해 애노드 전극(미도시)과 연결될 수 있다.
도시는 생략하였으나, 데이터선(171) 및 구동 전압선(172)을 포함하는 제2 데이터 도전층(DE2) 위에는 보호막이 위치할 수 있고, 보호막 위에는 애노드 전극이 위치할 수 있다. 애노드 전극은 제6 트랜지스터(T6)와 연결될 수 있고, 구동 트랜지스터(T1)의 출력 전류를 전달받을 수 있다. 애노드 전극 위에는 격벽이 위치할 수 있다. 격벽에는 개구가 형성되어 있으며, 격벽의 개구는 애노드 전극과 중첩할 수 있다. 격벽의 개구 내에는 발광 소자층이 위치할 수 있다. 발광 소자층 및 격벽 위에는 캐소드 전극이 위치할 수 있다. 애노드 전극, 발광 소자층 및 캐소드 전극은 발광 다이오드(LED)를 구성할 수 있다.
이상과 같이 일 실시예에 따른 표시 장치는 제3 게이트 도전층(GE3)이 차폐 전극(157)을 포함하고, 차폐 전극(157)은 제1 데이터 도전층(DE1)인 제2 연결 전극(CE2)과 제1 게이트 도전층(GE1)인 제1 스캔선(151) 사이에 위치한다. 따라서 제1 데이터 도전층(DE1)에 전달되는 데이터 전압의 변동에 의해 제1 게이트 도전층(GE1)이 영향을 받는 것을 방지할 수 있다. 즉 차폐 전극(157)이 제1 데이터 도전층(DE1)과 제1 게이트 도전층(GE1) 사이의 커플링을 감소시킬 수 있다. 또한, 일 실시예에서 제2 초기화 전압선(128)의 세로부(128b) 사이에 위치하는 가로부(128a)의 폭이 다른 영역보다 넓다. 따라서 제2 초기화 전압선(128)의 가로부(128a) 일부가 넓어지면서 초기화 제어선(153)을 덮기 때문에, 제3 게이트 도전층(GE3)인 초기화 제어선(153)과 제1 데이터 도전층(DE1)인 제2 연결 전극(CE2) 사이의 커플링을 감소시킬 수 있다.
도 11은 다른 일 실시예에 대하여 도 10과 동일한 평면을 도시한 것이다. 도 11과 도 10을 비교하면 도 11의 경우 도 10에 비하여 차폐 전극(157)의 크기가 더 큰 것을 제외하고는 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
즉 도 11을 참고로 하면 차폐 전극(157)은 제2 방향으로 제2 중첩 배선(1155)과 제1 스캔선(151) 사이의 공간에 위치할 수 있으며, 제1 스캔선(151)과 중첩하여 위치할 수 있다. 특히 제2 방향으로 제2 연결 전극(CE2)의 모서리를 덮도록 위치할 수 있고, 이 경우 제2 연결 전극(CE2)과 초기화 제어선(153)과의 커플링을 더욱 방지할 수 있다. 도 11에 도시된 바와 같이 차폐 전극(157)은 제2 연결 전극(CE2)의 3개 이상의 모서리를 덮을 수 있다.
도 12는 차폐 전극(157)을 포함하지 않는 표시 장치에 대하여 도 2와 동일한 영역을 도시한 것이다. 도 13은 도 12의 XIII-XIII' 선을 따라 잘라 도시한 단면으로, 도 4와 동일한 영역의 단면을 도시한 것이다.
도 12 및 도 13을 참고로 하면 본 실시예에 따른 표시 장치의 경우 차폐 전극(157)을 포함하지 않는다. 따라서 도 13에 도시된 바와 같이 제1 데이터 도전층(DE1)인 제2 연결 전극(CE2)과 제1 게이트 도전층(GE1)인 제1 스캔선(151) 사이에 별도의 금속층이 위치하지 않고, 제2 연결 전극(CE2)에 인가되는 데이터 전압에 의해 제1 스캔선(151)이 영향을 받을 수 있다. 또한, 도 12 내지 도 13의 실시예의 경우, 제2 초기화 전압선(128)의 세로부(128b) 사이에 위치하는 가로부(128a)의 폭이 다른 영역과 동일하다. 따라서 초기화 제어선(153)의 일 가장자리가 제2 초기화 전압선(128)과 중첩하지 않고 제3 게이트 도전층(GE3)인 초기화 제어선(153)과 제1 데이터 도전층(DE1)인 제2 연결 전극(CE2) 사이의 커플링이 발생할 수 있다.
도 14는 도 12 내지 도 13의 실시예에서 데이터선(171)에 가해지는 전압(Data)이 변할 때 제1 스캔선(151)의 전압 변화(Signals)를 도시한 것이다. 도 15는 도 1 내지 도 11의 실시예에서 데이터선(171)에 가해지는 전압(Data)이 변할 때 제1 스캔선(151)의 전압 변화(Signals)를 도시한 것이다.
도 14를 참고로 하면 차폐 전극(157)이 위치하지 않는 표시 장치의 경우 데이터선(171)의 전압 변화에 의해 제1 스캔선(151)이 커플링되어 전압이 크게 변하는 것을 확인할 수 있다.
그러나 도 15를 참고로 하면, 차폐 전극(157)이 위치하는 표시 장치의 경우 데이터선(171)의 전압이 변하더라도 제1 스캔선(151)의 전압 변화가 크지 않은 것을 확인할 수 있다. 이는 데이터선(171)과 제1 스캔선(151) 사이에 위치하는 차폐 전극(157)이 데이터선(171)과 제1 스캔선(151)의 커플링을 감소시키기 때문이다.
표 1은 차폐 전극(157)을 포함하는 도 2의 표시 장치(실시예 1)와 차폐 전극을 포함하지 않는 도 12의 표시 장치(실시예 2)에 대하여 각각 제2 연결 전극(CE2)과 제1 스캔선(151) 사이의 커플링 및 제2 연결 전극(CE2)과 초기화 제어선(153) 사이의 커플링 정도를 측정한 것이다. 도 2의 실시예(실시예 1)는 제2 초기화 전압선(128)의 세로부(128b) 사이에 위치하는 가로부(128a)의 폭이 다른 영역보다 넓고, 제2 초기화 전압선(128)이 초기화 제어선(153)을 덮으면서 위치하지만, 도 12의 실시예(실시예 2)는 제2 초기화 전압선(128)이 초기화 제어선(153)의 일 가장자리를 덮지 않는다는 점에서 그 구조가 상이하다.
제2 연결 전극(CE2)과 제1 스캔선(151)의 커플링
(DATA - GW)		 제2 연결 전극(CE2)과 초기화 제어선(153)의 커플링
(DATA-GI)
실시예 1 (차폐 전극 포함/ 제2 초기화 전압선이 초기화 제어선을 덮음) 4.37E-16 3.56E-16
실시예 2 (차폐 전극 미포함/ 제2 초기화 전압선이 초기화 제어선을 덮지 않음) 1.37E-15 8.90E-16
실시예 1/ 실시예 2 31.9% 40.0%
상기 표 1에서 확인할 수 있는 바와 같이 차폐 전극(157)을 포함하고, 제2 초기화 제어선이 초기화 제어선의 일 가장자리를 덮는 실시예 1의 경우 차폐 전극(157)을 포함하지 않고, 제2 초기화 제어선이 초기화 제어선의 일 가장자리를 덮지 않는 실시예 2에 비하여 제2 연결 전극(CE2)과 제1 스캔선(151) 사이의 커플링이 31.9% 수준으로 감소하였다. 또한, 실시예 1의 경우 실시예 2에 비하여 제2 연결 전극(CE2)과 초기화 제어선(153) 사이의 커플링이 40.0% 수준으로 감소하였다. 즉 차폐 전극(157)을 포함하는 실시예 1이 커플링 감소 효과가 현저한 것을 확인할 수 있었다. 표 2는 대면적의 차폐 전극(157)을 포함하는 도 11의 표시 장치(실시예 3)와 차폐 전극을 포함하지 않는 도 12의 표시 장치(실시예 2)에 대하여 각각 제2 연결 전극(CE2)과 제1 스캔선(151) 사이의 커플링 및 제2 연결 전극(CE2)과 초기화 제어선(153) 사이의 커플링 정도를 측정한 것이다.
제2 연결 전극(CE2)과 제1 스캔선(151)의 커플링
(DATA - GW)		 제2 연결 전극(CE2)과 초기화 제어선(153)의 커플링
(DATA-GI)
실시예 3 (대면적 차폐 전극 포함) 4.37E-16 1.47E-16
실시예 2 (차폐 전극 미포함) 1.37E-15 8.90E-16
실시예 3/ 실시예 2 31.9% 16.5%
상기 표 2에서 확인할 수 있는 바와 같이 대면적의 차폐 전극(157)을 포함하는 실시예 3의 경우 차폐 전극(157)을 포함하지 않는 실시예 2에 비하여 제2 연결 전극(CE2)과 제1 스캔선(151) 사이의 커플링이 31.9% 수준으로 감소하였다. 또한, 차폐 전극(157)을 포함하는 실시예 3의 경우 차폐 전극(157)을 포함하지 않는 실시예 2에 비하여 제2 연결 전극(CE2)과 초기화 제어선(153) 사이의 커플링이 16.5% 수준으로 감소하였다. 즉 차폐 전극(157)을 포함하는 실시예 3이 커플링 감소 효과가 현저한 것을 확인할 수 있었다. 또한 표 1 및 표 2를 동시에 비교하는 경우 보다 대면적의 차폐 전극(157)을 포함하는 실시예 3의 경우 제2 연결 전극(CE2)과 초기화 제어선(153) 사이의 커플링이 1.47E-16으로, 실시예 1의 3.56E-16 보다 낮은 값을 가지는 것으로 나타났다. 즉 보다 넓은 면적을 갖는 차폐 전극(157)의 경우 커플링 감소 효과가 더 높게 나타나는 것을 확인할 수 있었다. 다만 차폐 전극(157)의 경우 표시 장치 내의 개구부와 중첩하는 경우 의도치 않은 단락을 유발할 수 있는바, 표시 장치 내의 공간에 적절하게 위치할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 111: 버퍼층
1151: 게이트 전극 1152: 개구부
1153: 제1 유지 전극 1154: 제1 중첩 배선
1155: 제2 중첩 배선 127: 제1 초기화 전압선
128: 제2 초기화 전압선 141: 제1 게이트 절연막
142: 제2 게이트 절연막 151: 제1 스캔선
152: 제2 스캔선 153: 초기화 제어선
154: 바이패스 제어선 155: 발광 제어선
157: 차폐 전극
161: 제1 층간 절연막 162: 제2 층간 절연막
171: 게이터선 172: 구동 전압선
177: 연결 패턴 180: 제3 층간 절연막
191: 화소 전극 PX: 화소
ACT1: 제1 반도체층 ACT2: 제2 반도체층

Claims (20)

  1. 기판;
    상기 기판 위에 제1 방향을 따라 위치하는 제1 스캔선;
    상기 제1 스캔선의 일부와 상기 기판의 면에 수직한 방향으로 중첩하여 위치하는 차폐 전극;
    상기 차폐 전극 위에 위치하는 제2 연결 전극;
    상기 제2 연결 전극 위에 제2 방향을 따라 위치하며 상기 제2 연결 전극과 연결된 데이터선을 포함하며,
    상기 차폐 전극은 상기 제1 스캔선 및 상기 제2 연결 전극과 상기 기판의 면에 수직한 방향으로 중첩하여 위치하는 표시 장치.
  2. 제1항에서,
    상기 제2 연결 전극과 상기 제1 스캔선이 상기 기판의 면에 수직한 방향으로 중첩하는 영역에서,
    상기 제2 연결 전극과 상기 제1 스캔선 사이에 상기 차폐 전극이 위치하는 표시 장치.
  3. 제1항에서,
    상기 제2 연결 전극의 일 가장자리는 상기 차폐 전극과 상기 기판의 면에 수직한 방향으로 중첩하는 표시 장치.
  4. 제1항에서,
    상기 차폐 전극과 동일 층에 위치하는 초기화 제어선, 제2 스캔선 및 기준 전압선을 더 포함하고,
    상기 초기화 제어선, 제2 스캔선 및 기준 전압선은 상기 제1 방향을 따라 위치하는 표시 장치.
  5. 제4항에서,
    상기 제2 연결 전극과 동일 층에 위치하는 제2 초기화 전압선을 더 포함하고,
    상기 제2 초기화 전압선은 상기 제1 방향을 따라 위치하는 가로부 및 상기 제2 방향으로 돌출된 복수 개의 세로부를 더 포함하는 표시 장치.
  6. 제5항에서,
    상기 제2 초기화 전압선의 세로부 사이에 위치하는 가로부에서,
    상기 초기화 제어선이 상기 제2 초기화 전압선의 가로부와 상기 기판의 면에 수직한 방향으로 완전히 중첩하는 표시 장치.
  7. 제5항에서,
    상기 차폐 전극은 상기 제2 초기화 전압선과 연결되어 제2 초기화 전압을 전달받는 표시 장치.
  8. 제1항에서,
    상기 차폐 전극은 평면상 상기 제2 연결 전극의 셋 이상의 모서리와 상기 기판의 면에 수직한 방향으로 중첩하여 위치하는 표시 장치.
  9. 제4항에서,
    상기 기판과 상기 제1 스캔선 사이에 위치하는 제1 반도체층; 및
    상기 제1 스캔선 위에 제2 방향을 따라 위치하는 제2 반도체층을 더 포함하고,
    상기 제1 반도체층은 다결정 실리콘 반도체층을 포함하고 상기 제2 반도체층은 산화물 반도체층을 포함하는 표시 장치.
  10. 제9항에서,
    상기 제2 반도체층은 상기 제2 스캔선 및 상기 초기화 제어선과 상기 기판의 면에 수직한 방향으로 중첩하는 표시 장치.
  11. 제9항에서,
    상기 제1 스캔선과 동일 층에 위치하는 제1 초기화 전압선, 발광 제어선 및 바이패스 제어선을 더 포함하고,
    상기 제1 초기화 전압선, 발광 제어선 및 바이패스 제어선은 상기 제1 방향을 따라 위치하며,
    상기 제1 초기화 전압선 및 상기 제1 스캔선은 상기 제2 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 표시 장치.
  12. 제11항에서,
    상기 발광 제어선 및 상기 바이패스 제어선은 상기 제1 반도체층과 상기 기판의 면에 수직한 방향으로 중첩하는 표시 장치.
  13. 제12항에서,
    상기 제1 반도체층은 6개의 트랜지스터를 구성하고,
    상기 제2 반도체층은 2개의 트랜지스터를 구성하는 표시 장치.
  14. 제1항에서,
    상기 데이터선과 동일 층에 위치하며 상기 제2 방향을 따라 위치하는 구동 전압선;
    상기 제2 연결 전극과 동일 층에 위치하는 제8 연결 전극을 더 포함하고,
    상기 구동 전압선과 상기 제8 연결 전극이 서로 연결되어 있는 표시 장치.
  15. 기판;
    상기 기판 위에 위치하는 제1 반도체층;
    상기 제1 반도체층 위에 위치하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하는 제2 반도체층;
    상기 제2 반도체층 위에 위치하는 제3 게이트 도전층;
    상기 제3 게이트 도전층 위에 위치하는 제1 데이터 도전층;
    상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하고,
    상기 제1 게이트 도전층은 제1 스캔선을 포함하고,
    상기 제3 데이터 도전층은 차폐 전극을 포함하고,
    상기 제1 데이터 도전층은 제2 연결 전극을 포함하며,
    상기 차폐 전극은 상기 제1 스캔선 및 상기 제2 연결 전극과 상기 기판의 면에 수직한 방향으로 중첩하여 위치하는 표시 장치.
  16. 제15항에서,
    상기 제1 데이터 도전층은 제2 초기화 전압선을 더 포함하고,
    상기 차폐 전극은 상기 제2 초기화 전압선으로부터 제2 초기화 전압을 공급받는 표시 장치.
  17. 제15항에서,
    상기 제2 데이터 도전층은 데이터선을 더 포함하고,
    상기 데이터선은 상기 제2 연결 전극과 연결되어 상기 제2 연결 전극에 데이터 전압을 공급하고,
    상기 제2 연결 전극은 상기 제1 반도체층과 연결된 표시 장치.
  18. 제16항에서,
    상기 제2 초기화 전압선은 제1 방향을 따라 위치하는 가로부 및 제2 방향으로 돌출된 복수 개의 세로부를 더 포함하고,
    상기 세로부 사이에 위치하는 상기 제2 초기화 전압선의 가로부의 폭이 다른 영역보다 더 넓은 표시 장치.
  19. 제15항에서,
    상기 차폐 전극은 평면상 상기 제2 연결 전극의 셋 이상의 모서리와 상기 기판의 면에 수직한 방향으로 중첩하여 위치하는 표시 장치.
  20. 제15항에서,
    상기 제1 반도체층은 다결정 실리콘 반도체를 포함하고,
    상기 제2 반도체층은 산화물 반도체를 포함하는 표시 장치.
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