CN114447055A - 显示装置 - Google Patents

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罗志洙
金阳完
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Abstract

提供了显示装置。显示装置包括：衬底、在衬底上沿第一方向布置的第一扫描线、在与衬底的平面垂直的方向上与第一扫描线的一部分重叠的屏蔽电极、屏蔽电极上的第二连接电极、以及在第二连接电极上沿第二方向布置并且与第二连接电极连接的数据线，其中，屏蔽电极在与衬底的平面垂直的方向上与第一扫描线和第二连接电极重叠。

Description

显示装置
相关申请的交叉引用
本申请要求于2020年11月4日提交到韩国知识产权局的第10-2020-0146154号韩国专利申请的优先权及权益，该韩国专利申请的全部内容通过引用并入本文。
技术领域
本公开的一些实施方式的方面涉及显示装置。
背景技术
存在包括例如液晶显示器(LCD)、有机发光二极管(OLED)显示器等的不同种类的显示装置技术。显示装置可用于诸如便携式电话、导航系统、数码相机、电子书、便携式游戏装置或各种终端的各种电子装置中。
显示装置可包括在行方向和列方向上布置的多个像素。在每个像素中，能够包括有诸如晶体管、电容器等的各种部件以及能够将信号供给到这些部件的各种布线。
各种布线能够在绝缘层布置在它们之间的情况下布置成彼此重叠。当布线中的一些的电压瞬时改变时，可能影响其它重叠布线的电压。
在本背景技术部分中所公开的以上信息仅用于增强背景的理解，并因此本背景技术部分中讨论的信息并不必须构成现有技术。
发明内容
本公开的一些实施方式的方面涉及显示装置，并且例如涉及减小耦合的包括屏蔽电极的显示装置。
一些实施方式的方面包括能够通过包括屏蔽电极来减小耦合的显示装置。
根据本发明的一些实施方式的显示装置包括：衬底、在衬底上沿第一方向布置的第一扫描线、在与衬底的平面垂直的方向上与第一扫描线的一部分重叠的屏蔽电极、在屏蔽电极上的第二连接电极、以及在第二连接电极上沿第二方向布置并且与第二连接电极连接的数据线，其中，屏蔽电极在与衬底的平面垂直的方向上与第一扫描线和第二连接电极重叠。
根据一些实施方式，在第二连接电极与第一扫描线在与衬底的平面垂直的方向上重叠的区域中，屏蔽电极可在第二连接电极与第一扫描线之间。
根据一些实施方式，第二连接电极的一个边缘可在与衬底的平面垂直的方向上与屏蔽电极重叠。
根据一些实施方式，显示装置还可包括与屏蔽电极在相同层上的初始化控制线、第二扫描线和基准电压线，其中，初始化控制线、第二扫描线和基准电压线可沿第一方向布置。
根据一些实施方式，显示装置还可包括与第二连接电极在相同层上的第二初始化电压线，其中，第二初始化电压线可包括沿第一方向布置的水平部以及从水平部向第二方向突出的多个竖直部。
根据一些实施方式，在第二初始化电压线的多个竖直部之间的水平部中，在与衬底的平面垂直的方向上，初始化控制线可与第二初始化电压线的水平部完全重叠。
根据一些实施方式，屏蔽电极可与第二初始化电压线连接并且可接收第二初始化电压。
根据一些实施方式，屏蔽电极可在与衬底的平面垂直的方向上与第二连接电极的三个或更多个拐角重叠。
根据一些实施方式，显示装置还可包括：在衬底与第一扫描线之间的第一半导体层以及在第一扫描线上沿第二方向布置的第二半导体层，其中，第一半导体层可包括多晶硅半导体层，并且第二半导体层可包括氧化物半导体层。
根据一些实施方式，第二半导体层可在与衬底的平面垂直的方向上与第二扫描线和初始化控制线重叠。
根据一些实施方式，显示装置还可包括与第一扫描线在相同层上的第一初始化电压线、光发射控制线和旁路控制线，其中，第一初始化电压线、光发射控制线和旁路控制线可沿第一方向布置，并且第一初始化电压线和第一扫描线可在与衬底的平面垂直的方向上与第二半导体层重叠。
根据一些实施方式，光发射控制线和旁路控制线可在与衬底的平面垂直的方向上与第一半导体层重叠。
根据一些实施方式，第一半导体层可形成六个晶体管，并且第二半导体层可形成两个晶体管。
根据一些实施方式，显示装置还可包括与数据线在相同层上并且沿第二方向布置的驱动电压线、以及与第二连接电极在相同层上的第八连接电极，其中，驱动电压线和第八连接电极可彼此连接。
根据一些实施方式的显示装置包括：衬底、在衬底上的第一半导体层、在第一半导体层上的第一栅极导电层、在第一栅极导电层上的第二栅极导电层、在第二栅极导电层上的第二半导体层、在第二半导体层上的第三栅极导电层、在第三栅极导电层上的第一数据导电层、在第一数据导电层上的第二数据导电层以及第三数据导电层，其中，第一栅极导电层包括第一扫描线，第三数据导电层包括屏蔽电极，第一数据导电层包括第二连接电极，并且屏蔽电极在与衬底的平面垂直的方向上与第一扫描线和第二连接电极重叠。
根据一些实施方式，第一数据导电层还可包括第二初始化电压线，并且屏蔽电极配置成从第二初始化电压线供给第二初始化电压。
根据一些实施方式，第二数据导电层还可包括数据线，数据线与第二连接电极连接，并因此将数据电压供给到第二连接电极，并且第二连接电极可与第一半导体层连接。
根据一些实施方式，第二初始化电压线还可包括沿第一方向布置的水平部和在第二方向上突出的多个竖直部，并且第二初始化电压线的水平部在竖直部之间的宽度可比其它地区宽。
根据一些实施方式，屏蔽电极可在与衬底的平面垂直的方向上与第二连接电极的三个或更多个拐角重叠。
根据一些实施方式，第一半导体层可包括多晶硅半导体，并且第二半导体层可包括氧化物半导体。
根据一些实施方式，显示装置可通过包括屏蔽电极来减小(例如，不同部件或层之间的)耦合。
附图说明
图1是根据一些实施方式的显示装置的像素的电路图。
图2是根据一些实施方式的显示装置的俯视图。
图3是沿线III-III'截取的图2的剖视图。
图4是沿线IV-IV'截取的图2的剖视图。
图5至图10是顺序地示出根据一些实施方式的显示装置的制造顺序的俯视图。
图11进一步示出根据一些实施方式的沿与图10中所示的相同的平面的显示装置的细节。
图12进一步示出根据一些实施方式的关于不包括屏蔽电极的显示装置的、处于与图2中所示的相同的区域的显示装置的细节。
图13是沿线XIII-XIII'截取的图12的剖视图，并且示出根据一些实施方式的与图4中所示的相同的区域的剖面。
图14示出根据一些实施方式的在图12至图13的实施方式中根据施加到数据线的电压的波动的第一扫描线的电压的波动。
图15示出根据一些实施方式的在图1至图11的实施方式中根据施加到数据线的电压的波动的第一扫描线的电压的波动。
具体实施方式
在下文中，将参照示出了本发明的实施方式的附图，对本发明进行更加全面的描述。如本领域技术人员将理解，所描述的实施方式可以各种不同的方式进行修改，所有均不背离本发明的精神或范围。
附图和描述将在本质上被认为是说明性的，而不是限制性的。在整个说明书中，相似的附图标记表示相似的元件。
在附图中，为了描述的便利，每个元件的尺寸和厚度被任意地示出，并且本发明不必受限于附图中所示。在附图中，为了清楚起见，层、膜、面板、区等的厚度被放大。此外，在附图中，为了更好地理解和便于描述，夸大了一些层和区的厚度。
将理解，当诸如层、膜、区或衬底的元件被称为在另一元件“上”时，该元件能够直接在另一元件上，或者也可存在有局间元件。相反，当元件被称为“直接”在另一元件“上”时，则不存在局间元件。此外，在整个说明书中，词语在目标元件“上”将被理解为位于目标元件上方或下方，而不必理解为基于重力相反方向位于“上侧”处。
此外，除非另有明确相反的描述，否则词语“包括(comprise)”以及诸如“包括(comprises)”或“包括(comprising)”的变体将被理解为意图包含所陈述的元件，而不排除任何其它元件。
另外，在整个说明书中，短语“在平面上”意味着从顶部观察目标部，并且短语“在剖面图上”意味着从侧部观察通过竖直地切割目标部而形成的剖面。
在下文中，将参照附图对根据本发明的一些实施方式的显示装置进行描述。
图1是根据一些实施方式的显示装置的像素的电路图。
如图1中所示，根据一些实施方式的显示装置的像素PX包括与各种信号线连接的多个晶体管T1、T2、T3、T4、T5、T6、T7和T8、存储电容器Cst和发光二极管LED。然而，根据本公开的实施方式不限于此，并且在不背离根据本公开的实施方式的精神和范围的情况下，一些实施方式可包括附加部件或更少的组件。
多个信号线127、128、151、152、153、154、155、156、171、172和741连接到单个像素PX。多个信号线127、128、151、152、153、154、155、156、171、172和741包括第一初始化电压线127、第二初始化电压线128、第一扫描线151、第二扫描线152、初始化控制线153、旁路控制线154、光发射控制线155、基准电压线156、数据线171、驱动电压线172和公共电压线741。
第一扫描线151连接到栅极驱动器并且将第一扫描信号GW传输到第二晶体管T2。在与第一扫描线151的信号相同的时刻，第二扫描线152可被施加有具有与施加到第一扫描线151的电压的极性相反的极性的电压。例如，当第一扫描线151被施加有高电压时，第二扫描线152可被施加有低电压。第二扫描线152将第二扫描信号GC传输到第三晶体管T3。
初始化控制线153将初始化控制信号GI传输到第四晶体管T4。旁路控制线154将旁路信号GB传输到第七晶体管T7和第八晶体管T8。旁路控制线154可由在其后端处的第一扫描线151形成。光发射控制线155将光发射控制信号EM传输到第五晶体管T5和第六晶体管T6。
数据线171是传输由数据驱动器生成的数据电压DATA的布线，并且根据施加到像素PX的数据电压DATA改变从发光二极管LED发射的光的亮度。
驱动电压线172施加驱动电压ELVDD，并且基准电压线156施加基准电压VEH。第一初始化电压线127传输第一初始化电压VINT1，并且第二初始化电压线128传输第二初始化电压VINT2。第一初始化电压VINT1和第二初始化电压VINT2可彼此不同。公共电压线741将公共电压ELVSS施加到发光二极管LED的阴极。根据一些实施方式，驱动电压线172、基准电压线156、第一初始化电压线127和第二初始化电压线128以及公共电压线741可分别被施加有恒定电压。
如图1中所示，一个像素PX可包括八个晶体管T1至T8和一个存储电容器Cst。
驱动晶体管T1可包括多晶半导体。另外，第三晶体管T3和第四晶体管T4可包括氧化物半导体。第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8可包括多晶半导体。然而，这不是限制性的，并且第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8中的至少一个可包括氧化物半导体。根据一些实施方式，第三晶体管T3和第四晶体管T4包括与驱动晶体管T1的半导体材料不同的半导体材料，并因此可实现更稳定的驱动，并且可改善可靠性。
在下文中，参照图2至图10，将对根据一些实施方式的显示装置的平面结构和剖面结构更详细地进行描述。
图2是根据一些实施方式的显示装置的俯视图，图3是沿线III-III'截取的图2的剖视图，并且图4是沿线IV-IV'截取的图2的剖视图。图5至图10是顺序地示出根据一些实施方式的显示装置的制造顺序的俯视图。图2至图10示出了两个相邻的像素，并且这两个像素可具有彼此对称的形状。
如图2至图10中所示，第一半导体层ACT1可布置在衬底110上。第一半导体层ACT1可包括多晶硅半导体材料。
衬底110可包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三醋酸纤维素和醋酸丙酸纤维素中的至少一种。衬底110可为刚性衬底或者能够弯折、折叠或卷曲的柔性衬底。衬底110可为单层或多层。衬底110可通过交替地堆叠至少一个基础层和至少一个无机层形成，而该至少一个基础层包括顺序地堆叠的聚合物树脂层。
图5示出了第一半导体层ACT1。第一半导体层ACT1可包括驱动晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8中的每个的沟道、第一电极和第二电极。在图2至图10中，示出了每个晶体管，并且每个晶体管的沟道可定位在晶体管的中心区域处，并且同时每个晶体管的第一电极和第二电极可布置在沟道的相对侧处。
驱动晶体管T1的沟道可具有在平面上弯曲的形状。然而，驱动晶体管T1的沟道的形状不限于此，并且可进行各种修改。例如，驱动晶体管T1的沟道可弯折成其它形状，并且可形成为杆的形状。
参照图3和图4，在衬底110与第一半导体层ACT1之间可定位有缓冲层111。缓冲层111可具有单层或多层结构。缓冲层111可包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)和非晶硅(Si)。
参照图3和图4，在第一半导体层ACT1上可布置有第一栅极绝缘层141。第一栅极绝缘层141可包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)，并且可具有包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)的单层或多层结构。
在第一栅极绝缘层141上可布置有第一栅极导电层GE1。第一栅极导电层GE1可包括钼(Mo)、铝(Al)、铜(Cu)和/或钛(Ti)，并且可具有包括钼(Mo)、铝(Al)、铜(Cu)和/或钛(Ti)的单层或多层结构。
图6示出了第一半导体层ACT1和第一栅极导电层GE1。第一栅极导电层GE1还可包括驱动晶体管T1的栅电极1151、第一初始化电压线127、第一扫描线151、光发射控制线155和旁路控制线154。
第一初始化电压线127、第一扫描线151、光发射控制线155和旁路控制线154可沿第一方向DR1布置。
第一扫描线151的一部分可为第二晶体管T2的栅电极。第五晶体管T5的栅电极和第六晶体管T6的栅电极可为光发射控制线155的一部分。第七晶体管T7的栅电极和第八晶体管T8的栅电极可为旁路控制线154的一部分。
在形成包括驱动晶体管T1的栅电极1151的第一栅极导电层GE1之后，可执行掺杂工艺。被第一栅极导电层GE1覆盖的第一半导体层ACT1没有被掺杂，并且第一半导体层ACT1的未被第一栅极导电层GE1覆盖的一部分被掺杂，并因此可具有与导体相同的特性。在这种情况下，可使用P型掺杂剂进行掺杂工艺，并且包括第一半导体层ACT1的驱动晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8可具有P型晶体管特性。
同时参照图3，不与栅电极1151重叠的第一半导体层ACT1可由于掺杂而具有导电性，并且在垂直于衬底110的第三方向DR3上与栅电极1151重叠的区域可为驱动晶体管T1的沟道。替代性地，可进行等离子体工艺来代替掺杂工艺。第一半导体层ACT1可通过等离子体工艺导电。
同时参照图2至图4，在包括栅电极1151的第一栅极导电层GE1、和第一栅极绝缘层141上可布置有第二栅极绝缘层142。第二栅极绝缘层142可包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)，并且可具有包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)的单层或多层结构。
参照图2至图4和图7，在第二栅极绝缘层142上可布置有第二栅极导电层GE2。图7示出了第一半导体层ACT1、第一栅极导电层GE1和第二栅极导电层GE2。第二栅极导电层GE2可包括钼(Mo)、铝(Al)、铜(Cu)、银(Ag)、铬(Cr)、钽(Ta)、钛(Ti)等，并且可具有包括钼(Mo)、铝(Al)、铜(Cu)、银(Ag)、铬(Cr)、钽(Ta)、钛(Ti)等的单层或多层结构。
第二栅极导电层GE2可包括存储电容器Cst的第一维持电极1153、第一重叠布线1154和第二重叠布线1155。
第一重叠布线1154和第二重叠布线1155可沿第一方向DR1布置。参照图2，第一重叠布线1154在与衬底110的平面垂直的第三方向DR3上与第二扫描线152重叠，并且第二重叠布线1155可布置成在与衬底110的平面垂直的第三方向DR3上与初始化控制线153重叠。
第一维持电极1153通过与驱动晶体管T1的栅电极1151重叠来形成存储电容器Cst。在存储电容器Cst的第一维持电极1153中可形成有开口1152。存储电容器Cst的第一维持电极1153的开口1152可与驱动晶体管T1的栅电极1151重叠。多个第一维持电极1153可沿第一方向DR1彼此连接。
同时参照图2至图4和图7，在包括第一维持电极1153的第二栅极导电层GE2上可定位有第一层间绝缘层161。第一层间绝缘层161可包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)，并且可具有包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)的单层或多层结构。在第一层间绝缘层161中，包括氮化硅的层可定位成比包括氧化硅的层靠近衬底110。
参照图2至图4，在第一层间绝缘层161上可定位有第二半导体层ACT2。第二半导体层ACT2可为氧化物半导体层。第二半导体层ACT2可包括铟(In)、锡(Sn)、锌(Zn)、铪(Hf)和铝(Al)中的至少一种。例如，第二半导体层ACT2可包括氧化铟镓锌(IGZO)。
图8示出了第一半导体层ACT1、第一栅极导电层GE1、第二栅极导电层GE2和第二半导体层ACT2。
第二半导体层ACT2可包括第三晶体管T3的沟道、第一电极和第二电极以及第四晶体管T4的沟道、第一电极和第二电极。
参照图3和图4，在第二半导体层ACT2上可定位有第三栅极绝缘层143。第三栅极绝缘层143可包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)，并且可具有包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)的单层或多层结构。
参照图2至图4，在第三栅极绝缘层143上可定位有第三栅极导电层GE3。第三栅极导电层GE3可包括钼(Mo)、铝(Al)、铜(Cu)和/或钛(Ti)，并且可具有包括钼(Mo)、铝(Al)、铜(Cu)和/或钛(Ti)的单层或多层结构。例如，第三栅极导电层GE3可包括包含有钛的下层和包含有钼的上层，并且包含有钛的下层防止在上层的干蚀刻期间作为蚀刻气体的氟(F)的扩散。
图9示出了第一半导体层ACT1、第一栅极导电层GE1、第二栅极导电层GE2、第二半导体层ACT2和第三栅极导电层GE3。
第三栅极导电层GE3可包括初始化控制线153、第二扫描线152、基准电压线156和屏蔽电极157。初始化控制线153、第二扫描线152和基准电压线156可沿第一方向DR1布置。同时参照图3，初始化控制线153的一部分可为第四晶体管T4的栅电极。第二扫描线152的一部分可为第三晶体管T3的栅电极。基准电压线156可与第八晶体管T8的第一电极连接。
参照图9，屏蔽电极157可布置成在垂直于衬底110的第三方向DR3上与第一扫描线151部分地重叠。如将在下面更详细地描述，屏蔽电极157可连接到第二初始化电压线128并且可接收第二初始化电压VINT2。另外，同时参照图2和图4，屏蔽电极157定位在第二连接电极CE2与第一扫描线151之间以减小它们之间的耦合。稍后将对屏蔽电极157的进一步细节和特性进行描述。
在形成第三栅极导电层GE3之后，能够执行掺杂工艺。第二半导体层ACT2的被第三栅极导电层GE3覆盖的一部分没有被掺杂，并且第二半导体层ACT2的未被第三栅极导电层GE3覆盖的一部分被掺杂，并因此可具有与导体相同的特性。同时参照图2和图3，第三晶体管T3的沟道定位在栅电极下方，以在垂直于衬底110的第三方向DR3上与作为栅电极的第二扫描线152重叠，并且第三晶体管T3的第一电极和第二电极可不与栅电极重叠。
同时参照图2和图3，第四晶体管T4的沟道可定位在栅电极下方，以在垂直于衬底110的第三方向DR3上与作为栅电极的初始化控制线153重叠。第四晶体管T4的第一电极和第二电极可不与栅电极重叠。第二半导体层ACT2的掺杂工艺可用N型掺杂剂执行，并且包括第二半导体层ACT2的第三晶体管T3和第四晶体管T4可具有N型晶体管特性。
同时参照图2至图4，在第三栅极导电层GE3上可定位有第二层间绝缘层162。第二层间绝缘层162可包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)，并且可具有包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiOxNy)的单层或多层结构。
在第二层间绝缘层162上可定位有第一数据导电层DE1。图10示出了第一半导体层ACT1、第一栅极导电层GE1、第二栅极导电层GE2、第二半导体层ACT2、第三栅极导电层GE3和第一数据导电层DE1。
第一数据导电层DE1可包括铝(Al)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、铬(Cr)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且可具有包括铝(Al)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、铬(Cr)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)的单层或多层结构。例如，第一数据导电层DE1可具有包括下层、中间层和上层的三层结构，下层包括诸如钼、铬和钛或它们的合金的难熔金属，中间层包括具有低电阻率的铝基金属、银基金属和铜基金属，上层包括诸如钼、铬和钛的难熔金属。
第一数据导电层DE1可包括第二初始化电压线128、第一连接电极CE1、第二连接电极CE2、第三连接电极CE3、第四连接电极CE4、第五连接电极CE5、第六连接电极CE6、第七连接电极CE7、以及第八连接电极CE8。
第二初始化电压线128包括沿第一方向DR1布置的水平部128a和在第二方向DR2上突出的竖直部128b。
第二初始化电压线128可通过初始化电压开口OP_128与第一半导体层ACT1连接。第二初始化电压VINT2通过这种开口被传输到第一半导体层ACT1。
第二初始化电压线128的水平部128a可布置成在垂直于衬底110的第三方向DR3上与基准电压线156和第一初始化电压线127交替地重叠。第二初始化电压线128的竖直部128b通过屏蔽开口OP_128b与屏蔽电极157连接。因此，第二初始化电压VINT2可传输到屏蔽电极157。
布置在第二初始化电压线128的竖直部128b之间的水平部128a的宽度可比其它区域宽。因此，如图4中所示，第二初始化电压线128可布置成覆盖初始化控制线153。如所描述的，因为第二初始化电压线128的水平部128a的一部分在变宽的同时覆盖初始化控制线153，所以能够减小初始化控制线153与第一数据导电层DE1的第二连接电极CE2之间的耦合。另外，如图4中所示，因为第二栅极导电层GE2的第二重叠布线1155的大部分区也被第二初始化电压线128覆盖，所以能够减小包括在第二栅极导电层GE2中的第二重叠布线1155与包括在第一数据导电层DE1中的第二连接电极CE2之间的耦合。
同时参照图3，第一连接电极CE1通过第1-1开口OP1_1与驱动晶体管T1的栅电极1151连接，并且可通过第1-2开口OP1_2与第二半导体层ACT2连接。
第二连接电极CE2可通过第2-1开口OP2_1与第一半导体层ACT1连接。
同时参照图2和图3，第三连接电极CE3可通过第3-1开口OP3_1与第一半导体层ACT1连接，并且可通过第3-2开口OP3_2与第二半导体层ACT2连接。
同时参照图2和图3，第四连接电极CE4可通过第4-1开口OP4_1与第一初始化电压线127连接，并且可通过第4-2开口OP4_2与第二半导体层ACT2连接。
第五连接电极CE5通过第5-1开口OP5_1和第5-2开口OP5_2与第一半导体层ACT1连接。
第六连接电极CE6可通过第6-1开口OP6_1连接到第一半导体层ACT1。
第七连接电极CE7通过第7-1开口OP7_1与第一半导体层ACT1连接，并且可通过第7-2开口OP7_2与基准电压线156连接。
第八连接电极CE8可通过第8-1开口OP8_1与第一半导体层ACT1连接。另外，第八连接电极CE8可通过第8-2开口OP8_2与第一维持电极1153连接。但是参照图2至图4，稍后将描述第八连接电极CE8可通过驱动开口OP_172被供给来自驱动电压线172的驱动电压ELVDD。第八连接电极CE8可将在第二方向DR2上传输的驱动电压ELVDD向第一方向DR1传输。
参照图10，第八连接电极CE8包括沿第二方向DR2布置的主干部CE8_L和从主干部CE8_L在第一方向DR1上延伸的扩展部CE8_W。在主干部CE8_L中，第八连接电极CE8可通过第8-1开口OP8_1与第一半导体层ACT1连接，并且可通过第8-2开口OP8_2与第一维持电极1153连接。在扩展部CE8_W中，第八连接电极CE8可通过经过驱动开口OP_172与驱动电压线172连接来接收驱动电压ELVDD。
接下来，参照图2和图4，在第一数据导电层DE1上可布置有第三层间绝缘层180。第三层间绝缘层180可包括有机绝缘材料，例如，诸如聚甲基丙烯酸甲酯(PMMA)或聚苯乙烯(PS)的通用聚合物、具有酚基的聚合物衍生物、丙烯酸聚合物、酰亚胺聚合物、聚酰亚胺和硅氧烷聚合物。
在第三层间绝缘层180上可布置有第二数据导电层DE2。第二数据导电层DE2可包括铝(Al)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、铬(Cr)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)，并且可具有包括铝(Al)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、铬(Cr)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和/或铜(Cu)的单层或多层结构。
图2示出了第一半导体层ACT1、第一栅极导电层GE1、第二栅极导电层GE2、第二半导体层ACT2、第三栅极导电层GE3、第一数据导电层DE1和第二数据导电层DE2。
第二数据导电层DE2可包括数据线171、驱动电压线172和连接图案177。数据线171和驱动电压线172可沿第二方向DR2布置。
数据线171可通过数据开口OP_171与第二连接电极CE2连接。因为第二连接电极CE2通过第2-1开口OP2_1与第一半导体层ACT1连接，所以数据线171的数据电压DATA被传输到第一半导体层ACT1。具体地，数据线171可与第二晶体管T2的第一电极连接。
驱动电压线172沿第二方向DR2布置，并且可通过驱动开口OP_172与第八连接电极CE8连接。例如，驱动电压线172可与第八连接电极CE8的扩展部CE8_W连接。
驱动电压线172通过驱动开口OP_172与第八连接电极CE8连接，并且第八连接电极CE8通过第8-2开口OP8_2与第一维持电极1153连接，并因此驱动电压线172与第一维持电极1153连接。
连接图案177可通过第一连接开口OP177_1与第六连接电极CE6连接，并且可通过第二连接开口OP177_2与阳极连接。
根据一些实施方式，在包括数据线171和驱动电压线172的第二数据导电层DE2上可布置有保护层，并且阳极可布置在保护层上。阳极可与第六晶体管T6连接，并且可接收驱动晶体管T1的输出电流。在阳极上可布置有分隔壁。在分隔壁中形成有开口，并且分隔壁的开口可与阳极重叠。在分隔壁的开口中可布置有发光元件层。在发光元件层和分隔壁上可布置有阴极。阳极、发光元件层和阴极可形成发光二极管LED。
如上所述，在根据一些实施方式的显示装置中，第三栅极导电层GE3包括屏蔽电极157，并且屏蔽电极157布置在包括在第一数据导电层DE1中的第二连接电极CE2与包括在第一栅极导电层GE1中的第一扫描线151之间。因此，能够防止第一栅极导电层GE1受到传输到第一数据导电层DE1的数据电压的波动的影响。也就是说，屏蔽电极157能够减小第一数据导电层DE1与第一栅极导电层GE1之间的耦合。另外，根据一些实施方式，布置在第二初始化电压线128的竖直部128b之间的水平部128a的宽度比其它区宽。也就是说，因为第二初始化电压线128的水平部128a的一部分变宽并且覆盖初始化控制线153，所以能够减小包括在第三栅极导电层GE3中的初始化控制线153与包括在第一数据导电层DE1中的第二连接电极CE2之间的耦合。
图11示出了根据一些实施方式的与图10中所示的相同的平面。比较图11和图10，与在关于图10描述的实施方式中的屏蔽电极157的大小相比较，在关于图11描述的实施方式中的屏蔽电极157的大小更大。将省略对相同构成元件的详细描述。
也就是说，参照图11，屏蔽电极157可在与第一扫描线151重叠的同时布置在在第二方向DR2上的第二重叠布线1155与第一扫描线151之间的空间中。例如，屏蔽电极157可布置成在第三方向DR3上覆盖第二连接电极CE2的拐角，并且在这种情况下，能够进一步防止第二连接电极CE2与初始化控制线153之间的耦合。如图11中所示，屏蔽电极157可覆盖第二连接电极CE2的三个或更多个拐角。
图12示出了关于不包括屏蔽电极157的显示装置的与图2中所示的相同的区域。图13是沿线XIII-XIII'截取的图12的剖视图，并且示出了与图4中所示的相同的区域的剖面。
参照图12和图13，显示装置可不包括屏蔽电极157。因此，如图13中所示，在包括在第一数据导电层DE1中的第二连接电极CE2与包括在第一栅极导电层GE1中的第一扫描线151之间没有布置附加金属层，并且第一扫描线151可能受到施加到第二连接电极CE2的数据电压DATA的影响。另外，在关于图12至图13描述的实施方式的情况下，布置在第二初始化电压线128的竖直部128b之间的水平部128a(即与图2中所示的第二初始化电压线128的竖直部128b之间的水平部128a对应的部分)的宽度与其它区相同。因此，初始化控制线153的一个边缘不与第二初始化电压线128重叠，并且在包括在第三栅极导电层GE3中的初始化控制线153与包括在第一数据导电层DE1中的第二连接电极CE2之间可能发生耦合。
图14示出了在关于图12至图13描述的实施方式中，根据施加到数据线171的电压Data的波动的第一扫描线151的电压Signals的波动。图15示出了在关于图1至图11描述的实施方式中，根据施加到数据线171的电压Data的波动的第一扫描线151的电压Signals的波动。
参照图14，在不包括屏蔽电极157的显示装置的情况下，第一扫描线151由于数据线171的电压的波动而被耦合，以使得其电压显著波动。
然而，参照图15，在包括屏蔽电极157的显示装置的情况下，即使数据线171的电压波动，第一扫描线151的电压也没有显著波动。这是因为布置在数据线171与第一扫描线151之间的屏蔽电极157减小了数据线171与第一扫描线151之间的耦合。
表1示出了关于包括屏蔽电极157的图2的显示装置(实施方式1)和不包括屏蔽电极157的图12的显示装置(实施方式2)的、第二连接电极CE2与第一扫描线151之间的耦合以及第二连接电极CE2与初始化控制线153之间的耦合的程度的测量。在关于图2描述的实施方式(实施方式1)中，布置在第二初始化电压线128的竖直部128b之间的水平部128a的宽度比其它区宽，并且第二初始化电压线128布置成覆盖初始化控制线153，但是在关于图12描述的实施方式(实施方式2)中，第二初始化电压线128不覆盖初始化控制线153的一个边缘。
表1
Figure BDA0003333104800000151
Figure BDA0003333104800000161
如能够在表1中确定的，与不包括屏蔽电极157并且第二初始化电压线128不覆盖初始化控制线153的一个边缘的实施方式2相比，在包括屏蔽电极157并且第二初始化电压线128覆盖初始化控制线153的该一个边缘的实施方式1的情况下，第二连接电极CE2与第一扫描线151之间的耦合减小到31.9％。此外，与实施方式2相比，在实施方式1中，第二连接电极CE2与初始化控制线153之间的耦合减小到40.0％。也就是说，确定的是：在包括屏蔽电极157的实施方式1中减小耦合的效果是显著的。表2示出了在包括具有大面积的屏蔽电极157的图11的显示装置(实施方式3)和不包括屏蔽电极157的图12的显示装置(实施方式2)中的、第二连接电极CE2与第一扫描线151之间的耦合以及第二连接电极CE2与初始化控制线153之间的耦合的程度的测量。
表2
Figure BDA0003333104800000162
如表2中能够确定的，与没有屏蔽电极157的实施方式2相比，在包括具有大面积的屏蔽电极157的实施方式3的情况下，第二连接电极CE2与第一扫描线151之间的耦合减小到31.9％。此外，与没有屏蔽电极157的实施方式2相比，在包括屏蔽电极157的实施方式3的情况下，第二连接电极CE2与初始化控制线153之间的耦合减小到16.5％。也就是说，确定的是：在包括屏蔽电极157的实施方式3中减小耦合的效果是显著的。此外，当表1与表2相比时，在包括大面积的屏蔽电极157的实施方式3的情况下，第二连接电极CE2与初始化控制线153之间的耦合为1.47E-1，其低于在实施方式1的情况下的3.56E-16。也就是说，确定的是：在包括具有更宽区域的屏蔽电极157的情况下，减小耦合的效果更高。然而，在包括屏蔽电极157的情况下，可能由于与显示装置中的开口重叠而发生非预期短路，并因此可将屏蔽电极157适当地布置在显示装置中的空间中。
在本公开中，第一方向DR1可是指例如图2中由“DR1”指示的方向和/或与图2中由“DR1”指示的方向相反的方向。第二方向DR2和第三方向DR3也是如此。
虽然已结合当前被认为是实际的实施方式描述了本发明，但是将理解，本发明不限于所公开的实施方式。相反，本发明旨在覆盖包括在所附权利要求书及其等同的精神和范围内的各种修改和等同布置。

Claims (10)

1.一种显示装置，包括：
衬底；
第一扫描线，所述第一扫描线在所述衬底上沿第一方向布置；
屏蔽电极，所述屏蔽电极在与所述衬底的平面垂直的方向上与所述第一扫描线的一部分重叠；
第二连接电极，所述第二连接电极在所述屏蔽电极上；以及
数据线，所述数据线在所述第二连接电极上沿第二方向布置并且与所述第二连接电极连接，
其中，所述屏蔽电极在与所述衬底的所述平面垂直的所述方向上与所述第一扫描线和所述第二连接电极重叠。
2.根据权利要求1所述的显示装置，其中，在所述第二连接电极与所述第一扫描线在与所述衬底的所述平面垂直的所述方向上重叠的区域中，所述屏蔽电极在所述第二连接电极与所述第一扫描线之间。
3.根据权利要求1所述的显示装置，其中，所述第二连接电极的一个边缘在与所述衬底的所述平面垂直的所述方向上与所述屏蔽电极重叠。
4.根据权利要求1所述的显示装置，还包括与所述屏蔽电极在相同层上的初始化控制线、第二扫描线和基准电压线，
其中，所述初始化控制线、所述第二扫描线和所述基准电压线沿所述第一方向布置。
5.根据权利要求4所述的显示装置，还包括与所述第二连接电极在相同层上的第二初始化电压线，
其中，所述第二初始化电压线包括沿所述第一方向布置的水平部和从所述水平部向所述第二方向突出的多个竖直部。
6.根据权利要求5所述的显示装置，其中，在所述第二初始化电压线的所述多个竖直部之间的所述水平部中，在与所述衬底的所述平面垂直的所述方向上，所述初始化控制线与所述第二初始化电压线的所述水平部完全重叠。
7.根据权利要求5所述的显示装置，其中，所述屏蔽电极与所述第二初始化电压线连接并且配置成接收第二初始化电压。
8.根据权利要求1所述的显示装置，其中，所述屏蔽电极在与所述衬底的所述平面垂直的所述方向上与所述第二连接电极的三个或更多个拐角重叠。
9.根据权利要求4所述的显示装置，还包括：
第一半导体层，所述第一半导体层在所述衬底与所述第一扫描线之间；以及
第二半导体层，所述第二半导体层在所述第一扫描线上沿所述第二方向布置，
其中，所述第一半导体层包括多晶硅半导体层，并且所述第二半导体层包括氧化物半导体层。
10.一种显示装置，包括：
衬底；
第一半导体层，所述第一半导体层在所述衬底上；
第一栅极导电层，所述第一栅极导电层在所述第一半导体层上；
第二栅极导电层，所述第二栅极导电层在所述第一栅极导电层上；
第二半导体层，所述第二半导体层在所述第二栅极导电层上；
第三栅极导电层，所述第三栅极导电层在所述第二半导体层上；
第一数据导电层，所述第一数据导电层在所述第三栅极导电层上；
第二数据导电层，所述第二数据导电层在所述第一数据导电层上；以及
第三数据导电层，所述第三数据导电层包括屏蔽电极，
其中，所述第一栅极导电层包括第一扫描线，
所述第一数据导电层包括第二连接电极，并且
所述屏蔽电极在与所述衬底的平面垂直的方向上与所述第一扫描线和所述第二连接电极重叠。
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