KR20230007592A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230007592A
KR20230007592A KR1020210087815A KR20210087815A KR20230007592A KR 20230007592 A KR20230007592 A KR 20230007592A KR 1020210087815 A KR1020210087815 A KR 1020210087815A KR 20210087815 A KR20210087815 A KR 20210087815A KR 20230007592 A KR20230007592 A KR 20230007592A
Authority
KR
South Korea
Prior art keywords
active layer
pixel
conductive layer
layer
disposed
Prior art date
Application number
KR1020210087815A
Other languages
English (en)
Inventor
최준원
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210087815A priority Critical patent/KR20230007592A/ko
Priority to US17/720,140 priority patent/US20230006022A1/en
Priority to CN202221243601.1U priority patent/CN218353021U/zh
Priority to CN202210564354.3A priority patent/CN115589745A/zh
Publication of KR20230007592A publication Critical patent/KR20230007592A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H01L27/326—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치는 기판 상에 배치되는 제1 액티브층, 제1 액티브층 상에 배치되는 게이트 패턴, 게이트 패턴 상에 배치되는 스토리지 패턴, 스토리지 패턴 상에 배치되고 게이트 패턴에 전기적으로 연결되는 몸체부를 포함하는 제2 액티브층, 그리고 기판과 제1 액티브층 사이에 배치되고 제2 액티브층의 몸체부의 전체에 적어도 일부가 중첩하는 제1 영역을 포함하는 하부 도전층을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 다양한 전자 장치들에 적용되는 표시 장치에 관한 것이다.
표시 장치는 복수의 화소들을 포함할 수 있다. 화소들 각각은 발광 소자 및 발광 소자에 인가되는 전기적인 신호를 제어하기 위한 화소 회로를 포함할 수 있다. 화소 회로는 트랜지스터, 커패시터 등을 포함할 수 있다.
발광 소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위하여 하나의 발광 소자에 전기적으로 연결되는 트랜지스터들 및 커패시터들의 개수가 증가하고 있다. 이에 따라, 표시 장치의 고집적화 및 소비전력의 문제를 해결하기 위한 연구가 활발하게 진행되고 있다.
본 발명의 일 목적은 얼룩 발생을 방지할 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판 상에 배치되는 제1 액티브층, 상기 제1 액티브층 상에 배치되는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 스토리지 패턴, 상기 스토리지 패턴 상에 배치되고 상기 게이트 패턴에 전기적으로 연결되는 몸체부를 포함하는 제2 액티브층, 그리고 상기 기판과 상기 제1 액티브층 사이에 배치되고 상기 제2 액티브층의 상기 몸체부의 전체에 적어도 일부가 중첩하는 제1 영역을 포함하는 하부 도전층을 포함할 수 있다.
일 실시예에 있어서, 상기 하부 도전층의 상기 제1 영역의 제1 방향으로의 폭은 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 하부 도전층의 상기 제1 영역의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 제2 액티브층의 상기 몸체부의 상기 제2 방향으로의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 하부 도전층의 상기 제1 영역의 면적은 상기 제2 액티브층의 상기 몸체부의 면적보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 게이트 패턴과 같은 층에 배치되고 제1 방향으로 연장되며 상기 제2 액티브층의 상기 몸체부의 적어도 일부에 중첩하는 기입 스캔선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 하부 도전층의 상기 제1 영역의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 기입 스캔선의 상기 제2 방향으로의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 스토리지 패턴과 같은 층에 배치되고 제1 방향으로 연장되는 제1 스캔선 및 상기 제2 액티브층 상에 배치되고 상기 제1 스캔선에 중첩하는 제2 스캔선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 액티브층은 상기 몸체부로부터 상기 제1 방향에 교차하는 제2 방향으로 연장되어 상기 제1 스캔선과 상기 제2 스캔선 사이에 위치하는 연장부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 스캔선 상에 배치되고 상기 게이트 패턴과 상기 제2 액티브층의 상기 몸체부를 연결하는 게이트 연결 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 게이트 연결 전극과 같은 층에 배치되고 상기 제1 액티브층과 상기 제2 액티브층을 연결하는 액티브 연결 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 하부 도전층은 구동 전압을 전송할 수 있다.
일 실시예에 있어서, 상기 하부 도전층은 상기 게이트 패턴의 전체에 적어도 일부가 중첩하는 제2 영역을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 액티브층의 물질은 상기 제2 액티브층의 물질과 다를 수 있다.
일 실시예에 있어서, 상기 제1 액티브층은 비정질 실리콘 및 다결정 실리콘 중 적어도 하나를 포함할 수 있고, 상기 제2 액티브층은 산화물 반도체를 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판 상에 배치되는 제1 화소, 상기 기판 상에 배치되고 상기 제1 화소로부터 제1 방향에 인접하는 제2 화소, 그리고 상기 기판과 상기 제1 화소 사이 및 상기 기판과 상기 제2 화소 사이에 배치되는 하부 도전층을 포함할 수 있다. 상기 제1 화소 및 상기 제2 화소 각각은 상기 하부 도전층 상에 배치되는 제1 액티브층, 상기 제1 액티브층 상에 배치되는 게이트 패턴, 상기 게이트 패턴 상에 배치되는 스토리지 패턴, 그리고 상기 스토리지 패턴 상에 배치되고 상기 게이트 패턴에 전기적으로 연결되는 몸체부를 포함하는 제2 액티브층을 포함할 수 있다. 상기 하부 도전층은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 전체 및 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 전체에 적어도 일부가 중첩하는 제1 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 하부 도전층의 상기 제1 영역의 제1 방향으로의 폭은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 폭, 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 폭, 및 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부와 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 간격의 합보다 클 수 있다.
일 실시예에 있어서, 상기 하부 도전층의 상기 제1 영역의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제2 방향으로의 폭 및 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제2 방향으로의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 하부 도전층의 상기 제1 영역의 면적은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 면적 및 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 면적의 합보다 클 수 있다.
일 실시예에 있어서, 상기 제1 화소와 상기 제2 화소는 상기 제1 방향에 교차하는 제2 방향을 기준으로 대칭될 수 있다.
일 실시예에 있어서, 상기 하부 도전층은 상기 제1 화소의 상기 게이트 패턴의 전체 및 상기 제2 화소의 상기 게이트 패턴의 전체에 적어도 일부가 중첩하는 제2 영역을 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 제2 액티브층과 스토리지 커패시터를 형성하는 하부 도전층이 제2 액티브층의 몸체부의 전체에 적어도 일부가 중첩하는 제1 영역을 포함함에 따라, 스토리지 커패시터의 산포가 감소할 수 있다. 이에 따라, 표시 장치의 얼룩 발생이 감소하거나 실질적으로 방지될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치의 화소를 나타내는 회로도이다.
도 3은 도 1의 표시 장치의 하부 도전층을 나타내는 평면도이다.
도 4는 도 1의 표시 장치의 제1 액티브층 및 하부 도전층을 나타내는 평면도이다.
도 5는 도 1의 표시 장치의 제1 도전층, 제1 액티브층, 및 하부 도전층을 나타내는 평면도이다.
도 6은 도 1의 표시 장치의 제2 도전층, 제1 도전층, 제1 액티브층, 및 하부 도전층을 나타내는 평면도이다.
도 7은 도 1의 표시 장치의 제2 액티브층, 제2 도전층, 제1 도전층, 제1 액티브층, 및 하부 도전층을 나타내는 평면도이다.
도 8은 도 1의 표시 장치의 제3 도전층, 제2 액티브층, 제2 도전층, 제1 도전층, 및 제1 액티브층을 나타내는 평면도이다.
도 9는 도 1의 표시 장치의 제4 도전층, 제3 도전층, 제2 액티브층, 제2 도전층, 제1 도전층, 및 제1 액티브층을 나타내는 평면도이다.
도 10은 도 1의 표시 장치의 제5 도전층 및 제4 도전층을 나타내는 평면도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도들이다.
도 13은 도 7의 A 영역을 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치는 복수의 화소들(PX)을 포함할 수 있다. 각 화소(PX)는 색 표시를 위해 평면상 표시 영역이 구획되어 정의되는 단일 영역을 의미할 수 있고, 하나의 화소(PX)는 미리 정해진 하나의 기본 색을 표시할 수 있다. 다시 말해, 하나의 화소(PX)는 다른 화소(PX)와 서로 독립적인 색을 표시할 수 있는 최소 단위일 수 있다. 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 일 실시예에 있어서, 제1 방향(DR1) 및 제2 방향(DR2)은 각각 화소 행 방향 및 화소 열 방향일 수 있다. 다른 실시예에 있어서, 제1 방향(DR1) 및 제2 방향(DR2)은 각각 화소 열 방향 및 화소 행 방향일 수도 있다.
도 2는 도 1의 표시 장치의 화소(PX)를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX)는 복수의 트랜지스터들, 스토리지 커패시터(CST), 부스팅 커패시터(CBT), 및 발광 소자(EL)를 포함할 수 있다. 일 실시예에 있어서, 상기 복수의 트랜지스터들은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 상기 복수의 트랜지스터들은 2 개 내지 6 개 또는 8 개 이상의 트랜지스터들을 포함할 수도 있다.
제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)의 제1 전극은 제2 노드(N2)에 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압에 기초하여 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)의 게이트 전극은 기입 스캔 신호(GW)를 수신할 수 있다. 기입 스캔 신호(GW)는 기입 스캔선(111)을 통해 인가될 수 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터 전압(DATA)을 수신할 수 있다. 데이터 전압(DATA)은 데이터선(151)을 통해 인가될 수 있다. 제2 트랜지스터(T2)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 제2 트랜지스터(T2)는 기입 스캔 신호(GW)에 기초하여 데이터 전압(DATA)을 제2 노드(N2)에 전송할 수 있다.
제3 트랜지스터(T3)의 게이트 전극은 보상 스캔 신호(GC)를 수신할 수 있다. 보상 스캔 신호(GC)는 제2 보상 스캔선(131)을 통해 인가될 수 있다. 제3 트랜지스터(T3)의 제1 전극은 제3 노드(N3)에 연결될 수 있다. 제3 트랜지스터(T3)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 제3 트랜지스터(T3)는 보상 스캔 신호(GC)에 기초하여 제1 노드(N1)와 제3 노드(N3)를 연결함으로써 제1 트랜지스터(T1)의 문턱 전압을 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 초기화 스캔 신호(GI)를 수신할 수 있다. 초기화 스캔 신호(GI)는 제2 초기화 스캔선(132)을 통해 인가될 수 있다. 제4 트랜지스터(T4)의 제1 전극은 제1 초기화 전압(VINT)을 수신할 수 있다. 제1 초기화 전압(VINT)은 제1 초기화 전압선(124)을 통해 인가될 수 있다. 제4 트랜지스터(T4)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 제4 트랜지스터(T4)는 초기화 스캔 신호(GI)에 기초하여 제1 초기화 전압(VINT)을 제1 노드(N1)에 전송함으로써 제1 트랜지스터(T1)의 상기 게이트 전극을 초기화할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 수신할 수 있다. 발광 제어 신호(EM)는 발광 제어선(112)을 통해 인가될 수 있다. 제5 트랜지스터(T5)의 제1 전극은 구동 전압(ELVDD)을 수신할 수 있다. 구동 전압(ELVDD)은 구동 전압선(152)을 통해 인가될 수 있다. 제5 트랜지스터(T5)의 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)를 수신할 수 있다. 제6 트랜지스터(T6)의 제1 전극은 제3 노드(N3)에 연결될 수 있다. 제6 트랜지스터(T6)의 제2 전극은 제4 노드(N4)에 연결될 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 기초하여 제1 트랜지스터(T1)에서 생성된 상기 구동 전류를 발광 소자(EL)에 전송할 수 있다.
제7 트랜지스터(T7)의 게이트 전극은 바이패스 스캔 신호(GB)를 수신할 수 있다. 바이패스 스캔 신호(GB)는 기입 스캔선(111)을 통해 인가될 수 있다. 제7 트랜지스터(T7)의 제1 전극은 제2 초기화 전압(AINT)을 수신할 수 있다. 제2 초기화 전압(AINT)은 제2 초기화 전압선(141)을 통해 인가될 수 있다. 제7 트랜지스터(T7)의 제2 전극은 제4 노드(N4)에 연결될 수 있다. 일 실시예에 있어서, 화소(PX)가 N 번째 화소 행에 포함되는 경우에 바이패스 스캔 신호(GB)는 N+1 번째 화소 행에 인가되는 기입 스캔 신호(GW)일 수 있다. 제7 트랜지스터(T7)는 바이패스 스캔 신호(GB)에 기초하여 제2 초기화 전압(AINT)을 제4 노드(N4)에 전송함으로써 발광 소자(EL)를 초기화할 수 있다.
일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각은 단일 게이트 구조의 트랜지스터일 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 이중 게이트 구조의 트랜지스터일 수 있다. 이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 게이트 전극은 하부 게이트 전극 및 상부 게이트 전극을 포함할 수 있고, 상기 하부 게이트 전극 및 상기 상부 게이트 전극은 전기적으로 연결될 수 있다.
일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각의 액티브층은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 액티브층은 산화물 반도체로 형성될 수 있다. 일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각은 PMOS 트랜지스터일 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 NMOS 트랜지스터일 수 있다.
스토리지 커패시터(CST)의 제1 전극은 구동 전압(ELVDD)을 수신할 수 있다. 스토리지 커패시터(CST)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 스토리지 커패시터(CST)는 제2 트랜지스터(T2)가 턴오프된 경우에도 제1 노드(N1)와 제2 노드(N2) 사이의 전압을 유지하여 발광 소자(EL)가 광을 방출할 수 있다.
부스팅 커패시터(CBT)의 제1 전극은 기입 스캔 신호(GW)를 수신할 수 있다. 부스팅 커패시터(CBT)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 부스팅 커패시터(CBT)는 기입 스캔 신호(GW)가 제2 트랜지스터(T2)를 턴오프시키는 전압 레벨인 경우에 제1 노드(N1)의 전압을 상승시켜 블랙을 표시하는 전압(블랙 전압)을 감소시킬 수 있다. 이에 따라, 화소(PX)의 소비 전력이 감소할 수 있다.
발광 소자(EL)의 제1 전극은 제4 노드(N4)에 연결될 수 있다. 발광 소자(EL)의 제2 전극은 공통 전압(ELVSS)을 수신할 수 있다. 일 실시예에 있어서, 공통 전압(ELVSS)의 전압 레벨은 구동 전압(ELVDD)의 전압 레벨보다 낮을 수 있다. 발광 소자(EL)는 상기 구동 전류에 기초하여 광을 방출할 수 있다.
도 3은 도 1의 표시 장치의 하부 도전층(BML)을 나타내는 평면도이다. 도 4는 도 1의 표시 장치의 제1 액티브층(ACT1) 및 하부 도전층(BML)을 나타내는 평면도이다. 도 5는 도 1의 표시 장치의 제1 도전층(110), 제1 액티브층(ACT1), 및 하부 도전층(BML)을 나타내는 평면도이다. 도 6은 도 1의 표시 장치의 제2 도전층(120), 제1 도전층(110), 제1 액티브층(ACT1), 및 하부 도전층(BML)을 나타내는 평면도이다. 도 7은 도 1의 표시 장치의 제2 액티브층(ACT2), 제2 도전층(120), 제1 도전층(110), 제1 액티브층(ACT1), 및 하부 도전층(BML)을 나타내는 평면도이다. 도 8은 도 1의 표시 장치의 제3 도전층(130), 제2 액티브층(ACT2), 제2 도전층(120), 제1 도전층(110), 및 제1 액티브층(ACT1)을 나타내는 평면도이다. 도 9는 도 1의 표시 장치의 제4 도전층(140), 제3 도전층(130), 제2 액티브층(ACT2), 제2 도전층(120), 제1 도전층(110), 및 제1 액티브층(ACT1)을 나타내는 평면도이다. 도시의 편의를 위해 도 8 및 도 9에는 하부 도전층(BML)의 도시가 생략된다. 도 10은 도 1의 표시 장치의 제5 도전층(150) 및 제4 도전층(140)을 나타내는 평면도이다. 도시의 편의를 위해 도 10에는 제3 도전층(130), 제2 액티브층(ACT2), 제2 도전층(120), 제1 도전층(110), 제1 액티브층(ACT1), 및 하부 도전층(BML)의 도시가 생략된다. 도 11 및 도 12는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도들이다. 예를 들면, 도 11은 도 10의 I-I' 선을 따라 자른 표시 장치를 나타내고, 도 12는 도 10의 II-II' 선을 따라 자른 표시 장치를 나타낼 수 있다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12를 참조하면, 표시 장치는 기판(SUB) 상에 배치되는 하부 도전층(BML), 제1 화소(PX1), 및 제2 화소(PX2)를 포함할 수 있다.
기판(SUB)은 유리, 석영, 플라스틱 등을 포함하는 절연성 기판일 수 있다. 일 실시예에 있어서, 기판(SUB)은 제1 유기층, 상기 제1 유기층 상에 배치되는 무기층, 상기 무기층 상에 배치되는 제2 유기층을 포함할 수 있다. 상기 제1 유기층 및 상기 제2 유기층은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다. 상기 무기층은 실리콘 산화물, 실리콘 질화물, 비정질 실리콘 등과 같은 무기 절연 물질을 포함할 수 있다.
하부 도전층(BML)은 기판(SUB) 상에 배치될 수 있다. 하부 도전층(BML)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질을 포함할 수 있다.
하부 도전층(BML)은 제1 영역(BA1) 및 제2 영역(BA2)을 포함할 수 있다. 제2 영역(BA2)은 제1 영역(BA1)으로부터 이격될 수 있고, 제2 방향(DR2)으로 연장되는 배선부를 통해 제1 영역(BA1)에 연결될 수 있다. 일 실시예에 있어서, 제1 영역(BA1) 및 제2 영역(BA2) 각각은 실질적인 직사각형의 평면 형상을 가질 수 있다. 일 실시예에 있어서, 하부 도전층(BML)은 구동 전압(도 2의 ELVDD)을 전송할 수 있다.
기판(SUB)과 하부 도전층(BML) 사이에는 배리어층(BAR)이 배치될 수 있다. 배리어층(BAR)은 기판(SUB)을 통해 산소, 수분 등과 같은 불순물들이 기판(SUB) 상부로 확산되는 것을 차단할 수 있다. 또한, 배리어층(BAR)은 기판(SUB) 상부에 평탄한 상면을 제공할 수 있다. 배리어층(BAR)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 배리어층(BAR)은 복수의 무기 절연층들을 포함하는 다층 구조를 가질 수 있다. 배리어층(BAR)은 생략될 수도 있다.
제1 화소(PX1)와 제2 화소(PX2)는 하부 도전층(BML) 상에 배치될 수 있다. 제2 화소(PX2)는 제1 화소(PX1)로부터 제1 방향(DR1)에 인접할 수 있다. 일 실시예에 있어서, 제1 화소(PX1)와 제2 화소(PX2)는 제2 방향(DR2)을 기준으로 대칭될 수 있다. 예를 들면, 제1 화소(PX1)와 제2 화소(PX2)는 제2 방향(DR2)을 기준으로 선대칭될 수 있다.
제1 화소(PX1) 및 제2 화소(PX2) 각각은 제1 액티브층(ACT1), 제1 도전층(110), 제2 도전층(120), 제2 액티브층(ACT2), 제3 도전층(130), 제4 도전층(140), 제5 도전층(150), 제1 전극(160), 발광층(170), 및 제2 전극(180)을 포함할 수 있다. 제1 화소(PX1)의 구성은 제2 화소(PX2)의 구성과 실질적으로 동일하거나 유사하므로, 이하에서는 제1 화소(PX1)의 구성을 중심으로 설명한다.
제1 액티브층(ACT1)은 하부 도전층(BML) 상에 배치될 수 있다.
하부 도전층(BML)과 제1 액티브층(ACT1) 사이에는 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 기판(SUB)을 통해 산소, 수분 등과 같은 불순물들이 기판(SUB) 상부로 확산되는 것을 차단할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB) 상부에 평탄한 상면을 제공할 수 있다. 버퍼층(BUF)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제1 도전층(110)은 제1 액티브층(ACT1) 상에 배치될 수 있다. 제1 도전층(110)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질을 포함할 수 있다.
제1 도전층(110)은 기입 스캔선(111), 발광 제어선(112), 및 게이트 패턴(113)을 포함할 수 있다. 기입 스캔선(111)은 제1 방향(DR1)으로 연장될 수 있다. 발광 제어선(112)은 기입 스캔선(111)으로부터 이격될 수 있고, 제1 방향(DR1)으로 연장될 수 있다. 게이트 패턴(113)은 기입 스캔선(111)과 발광 제어선(112) 사이에 위치할 수 있다.
제1 액티브층(ACT1)에 중첩하는 기입 스캔선(111)의 제1 부분은 제2 트랜지스터(T2)의 게이트 전극(G2)을 형성할 수 있다. 제1 액티브층(ACT1)에 중첩하는 기입 스캔선(111)의 제2 부분은 제7 트랜지스터(T7)의 게이트 전극(G7)을 형성할 수 있다. 일 실시예에 있어서, 화소(PX)가 N번째 화소 행에 포함되는 경우에 기입 스캔선(111)의 상기 제2 부분은 (N-1)번째 화소 행에 포함되는 화소의 제7 트랜지스터(T7)의 게이트 전극을 형성할 수 있다. 제2 트랜지스터(T2)의 게이트 전극(G2)에 중첩하는 제1 액티브층(ACT1)의 부분은 제2 트랜지스터(T2)의 채널일 수 있다. 제1 액티브층(ACT1)에는 제2 트랜지스터(T2)의 상기 채널을 사이에 두고 제2 트랜지스터(T2)의 제1 전극(S2) 및 제2 전극(D2)이 형성될 수 있다. 제7 트랜지스터(T7)의 게이트 전극(G7)에 중첩하는 제1 액티브층(ACT1)의 부분은 제7 트랜지스터(T7)의 채널일 수 있다. 제1 액티브층(ACT1)에는 제7 트랜지스터(T7)의 상기 채널을 사이에 두고 제7 트랜지스터(T7)의 제1 전극(S7) 및 제2 전극(D7)이 형성될 수 있다.
제1 액티브층(ACT1)에 중첩하는 발광 제어선(112)의 제1 부분은 제5 트랜지스터(T5)의 게이트 전극(G5)을 형성할 수 있다. 제1 액티브층(ACT1)에 중첩하는 발광 제어선(112)의 제2 부분은 제6 트랜지스터(T6)의 게이트 전극(G6)을 형성할 수 있다. 제5 트랜지스터(T5)의 게이트 전극(G5)에 중첩하는 제1 액티브층(ACT1)의 부분은 제5 트랜지스터(T5)의 채널일 수 있다. 제1 액티브층(ACT1)에는 제5 트랜지스터(T5)의 상기 채널을 사이에 두고 제5 트랜지스터(T5)의 제1 전극(S5) 및 제2 전극(D5)이 형성될 수 있다. 제6 트랜지스터(T6)의 게이트 전극(G6)에 중첩하는 제1 액티브층(ACT1)의 부분은 제6 트랜지스터(T6)의 채널일 수 있다. 제1 액티브층(ACT1)에는 제6 트랜지스터(T6)의 상기 채널을 사이에 두고 제6 트랜지스터(T6)의 제1 전극(S6) 및 제2 전극(D6)이 형성될 수 있다.
제1 액티브층(ACT1)에 중첩하는 게이트 패턴(113)의 부분은 제1 트랜지스터(T1)의 게이트 전극(G1)을 형성할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(G1)에 중첩하는 제1 액티브층(ACT1)의 부분은 제1 트랜지스터(T1)의 채널일 수 있다. 제1 액티브층(ACT1)에는 제1 트랜지스터(T1)의 상기 채널을 사이에 두고 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 전극(D1)이 형성될 수 있다.
하부 도전층(BML)의 제2 영역(BA2)의 적어도 일부는 게이트 패턴(113)의 전체에 중첩할 수 있다. 예를 들면, 하부 도전층(BML)의 제2 영역(BA2)은 게이트 패턴(113)에 중첩하는 부분 및 게이트 패턴(113)에 중첩하지 않는 부분을 포함할 수 있다. 일 실시예에 있어서, 하부 도전층(BML)의 제2 영역(BA2)의 적어도 일부는 제1 화소(PX1)의 게이트 패턴(113)의 전체 및 제2 화소(PX2)의 게이트 패턴(113)의 전체에 중첩할 수 있다. 하부 도전층(BML)의 제2 영역(BA2)은 제1 트랜지스터(T1)의 아래에 배치될 수 있다. 구체적으로, 하부 도전층(BML)의 제2 영역(BA2)은 게이트 패턴(113)에 중첩하는 제1 액티브층(ACT1)의 아래에 배치될 수 있다.
제1 트랜지스터(T1)의 아래를 통해 제1 트랜지스터(T1)와 기판(SUB) 사이에 폴리이미드를 포함하는 기판(SUB)의 상기 제1 유기층 또는 상기 제2 유기층의 분극 현상에 기인한 전기장이 형성되는 경우에, 상기 전기장에 의해 제1 트랜지스터(T1)의 특성이 변화하여 발광 소자(EL)에서 방출되는 광의 밝기가 변할 수 있다. 하부 도전층(BML)이 게이트 패턴(113)에 중첩하는 제1 액티브층(ACT1)의 아래에 배치되는 경우에, 하부 도전층(BML)이 제1 트랜지스터(T1)의 아래를 통해 제1 액티브층(ACT1)과 기판(SUB) 사이에 전기장이 형성되는 것을 차단할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 특성이 변화하지 않고, 발광 소자(EL)에서 방출되는 광의 밝기가 일정하게 유지될 수 있다. 또한, 하부 도전층(BML)이 게이트 패턴(113)에 중첩하는 제1 액티브층(ACT1)의 아래에 배치되는 경우에, 하부 도전층(BML)이 제1 액티브층(ACT1)의 아래를 통해 외광이 유입되는 것을 차단할 수 있다. 이에 따라, 제1 액티브층(ACT1)의 특성이 변하는 것을 방지할 수 있다.
제1 액티브층(ACT1)과 제1 도전층(110) 사이에는 제1 절연층(101)이 배치될 수 있다. 제1 절연층(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제2 도전층(120)은 제1 도전층(110) 상에 배치될 수 있다. 제2 도전층(120)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질을 포함할 수 있다.
제2 도전층(120)은 제1 보상 스캔선(121), 제1 초기화 스캔선(122), 스토리지 패턴(123), 및 제1 초기화 전압선(124)을 포함할 수 있다. 제1 보상 스캔선(121)은 제1 방향(DR1)으로 연장될 수 있다. 제1 초기화 스캔선(122)은 제1 보상 스캔선(121)으로부터 이격될 수 있고, 제1 방향(DR1)으로 연장될 수 있다. 스토리지 패턴(123)은 제1 보상 스캔선(121)으로부터 이격될 수 있다. 제1 초기화 전압선(124)은 제1 초기화 스캔선(122)으로부터 이격될 수 있고, 제1 방향(DR1)으로 연장될 수 있다.
스토리지 패턴(123)은 게이트 패턴(113)에 중첩할 수 있다. 게이트 패턴(113)과 스토리지 패턴(123)은 게이트 패턴(113)과 스토리지 패턴(123)이 중첩하는 영역에서 스토리지 커패시터(CST)를 형성할 수 있다.
제1 도전층(110)과 제2 도전층(120) 사이에는 제2 절연층(102)이 배치될 수 있다. 제2 절연층(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제2 액티브층(ACT2)은 제2 도전층(120) 상에 배치될 수 있다. 제2 액티브층(ACT2)은 제1 액티브층(ACT1)에 중첩하지 않을 수 있다. 제1 액티브층(ACT1)의 물질은 제2 액티브층(ACT2)의 물질과 다를 수 있다. 일 실시예에 있어서, 제1 액티브층(ACT1)은 비정질 실리콘 및 다결정 실리콘 중 적어도 하나를 포함할 수 있고, 제2 액티브층(ACT2)은 산화물 반도체를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 아니하고, 다른 실시예에 있어서, 제1 액티브층(ACT1)은 산화물 반도체를 포함할 수 있고, 제2 액티브층(ACT2)은 비정질 실리콘 및 다결정 실리콘 중 적어도 하나를 포함할 수도 있다.
제2 액티브층(ACT2)은 몸체부(BP), 제1 연장부(EP1), 및 제2 연장부(EP2)를 포함할 수 있다. 몸체부(BP)는 게이트 패턴(113)에 전기적으로 연결될 수 있다. 제1 연장부(EP1)는 몸체부(BP)로부터 제2 방향(DR2)으로 연장될 수 있다. 제2 연장부(EP2)는 몸체부(BP)로부터 제2 방향(DR2)의 반대 방향으로 연장될 수 있다. 몸체부(BP)의 제1 방향(DR1)으로의 폭은 제1 연장부(EP1)의 제1 방향(DR1)으로의 폭 및 제2 연장부(EP2)의 제1 방향(DR1)으로의 폭보다 클 수 있다.
제2 액티브층(ACT2)은 기입 스캔선(111)에 중첩할 수 있다. 일 실시예에 있어서, 기입 스캔선(111)은 제2 액티브층(ACT2)의 몸체부(BP)의 적어도 일부에 중첩할 수 있다. 기입 스캔선(111)과 제2 액티브층(ACT2)은 기입 스캔선(111)과 제2 액티브층(ACT2)이 중첩하는 영역에서 부스팅 커패시터(CBT)를 형성할 수 있다.
제2 도전층(120)과 제2 액티브층(ACT2) 사이에는 제3 절연층(103)이 배치될 수 있다. 제3 절연층(103)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제3 도전층(130)은 제2 액티브층(ACT2) 상에 배치될 수 있다. 제3 도전층(130)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질을 포함할 수 있다.
제3 도전층(130)은 제2 보상 스캔선(131) 및 제2 초기화 스캔선(132)을 포함할 수 있다. 제2 보상 스캔선(131)은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 스캔선(132)은 제2 보상 스캔선(131)으로부터 이격될 수 있고, 제1 방향(DR1)으로 연장될 수 있다. 제2 보상 스캔선(131) 및 제2 초기화 스캔선(132)은 각각 제1 보상 스캔선(121) 및 제1 초기화 스캔선(122)에 중첩할 수 있다.
제2 액티브층(ACT2)의 제1 연장부(EP1)는 제1 보상 스캔선(121)과 제2 보상 스캔선(131) 사이에 위치할 수 있다. 제2 액티브층(ACT2)의 제1 연장부(EP1)에 중첩하는 제1 보상 스캔선(121)의 부분은 제3 트랜지스터(T3)의 하부 게이트 전극(G3a)을 형성할 수 있다. 제2 액티브층(ACT2)의 제1 연장부(EP1)에 중첩하는 제2 보상 스캔선(131)의 부분은 제3 트랜지스터(T3)의 상부 게이트 전극(G3b)을 형성할 수 있다. 제3 트랜지스터(T3)의 하부 게이트 전극(G3a) 및 상부 게이트 전극(G3a)에 중첩하는 제2 액티브층(ACT2)의 제1 연장부(EP1)의 부분은 제3 트랜지스터(T3)의 채널일 수 있다. 제2 액티브층(ACT2)에는 제3 트랜지스터(T3)의 상기 채널을 사이에 두고 제3 트랜지스터(T3)의 제1 전극(S3) 및 제2 전극(D3)이 형성될 수 있다. 제3 트랜지스터(T3)는 이중 게이트 구조를 가지는 트랜지스터일 수 있다.
제2 액티브층(ACT2)의 제2 연장부(EP2)는 제1 초기화 스캔선(122)과 제2 초기화 스캔선(132) 사이에 위치할 수 있다. 제2 액티브층(ACT2)의 제2 연장부(EP2)에 중첩하는 제1 초기화 스캔선(122)의 부분은 제4 트랜지스터(T4)의 하부 게이트 전극(G4a)을 형성할 수 있다. 제2 액티브층(ACT2)의 제2 연장부(EP2)에 중첩하는 제2 초기화 제어선(132)의 부분은 제4 트랜지스터(T4)의 상부 게이트 전극(G4b)을 형성할 수 있다. 제4 트랜지스터(T4)의 하부 게이트 전극(G4a) 및 상부 게이트 전극(G4b)에 중첩하는 제2 액티브층(ACT2)의 제2 연장부(EP2)의 부분은 제4 트랜지스터(T4)의 채널일 수 있다. 제2 액티브층(ACT2)에는 제4 트랜지스터(T4)의 상기 채널을 사이에 두고 제4 트랜지스터(T4)의 제1 전극(S4) 및 제2 전극(D4)이 형성될 수 있다. 제4 트랜지스터(T4)는 이중 게이트 구조를 가지는 트랜지스터일 수 있다.
제2 액티브층(ACT2)과 제3 도전층(130) 사이에는 제4 절연층(104)이 배치될 수 있다. 제4 절연층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질을 포함할 수 있다.
제4 도전층(140)은 제3 도전층(130) 상에 배치될 수 있다. 제4 도전층(140)은 알루미늄(Al), 타이타늄(Ti), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다. 일 실시예에 있어서, 제4 도전층(140)은 적층되는 타이타늄층, 알루미늄층, 및 타이타늄층을 포함하는 다층 구조를 가질 수 있다.
제4 도전층(140)은 제2 초기화 전압선(141), 게이트 연결 전극(142), 액티브 연결 전극(143), 데이터 연결 전극(144), 구동 전압 연결 전극(145), 제1 발광 소자 연결 전극(146), 및 제1 초기화 전압 연결 전극(147)을 포함할 수 있다. 제2 초기화 전압선(141)은 제1 방향(DR1)으로 연장될 수 있다. 제2 초기화 전압선(141)은 접촉 구멍(CH1)을 통해 제1 액티브층(ACT1)에 연결될 수 있다. 구체적으로, 제2 초기화 전압선(141)은 제7 트랜지스터(T7)의 제1 전극(S7)에 연결될 수 있다.
게이트 연결 전극(142)은 제2 초기화 전압선(141)으로부터 이격될 수 있다. 게이트 연결 전극(142)은 접촉 구멍들(CH2, CH3)을 통해 각각 게이트 패턴(113) 및 제2 액티브층(ACT2)의 몸체부(BP)에 연결될 수 있다. 구체적으로, 게이트 연결 전극(142)은 제1 트랜지스터(T1)의 게이트 전극(G1)을 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)에 연결할 수 있다.
액티브 연결 전극(143)은 게이트 연결 전극(142)으로부터 이격될 수 있다. 액티브 연결 전극(143)은 접촉 구멍들(CH4, CH5)을 통해 각각 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)의 제1 연장부(EP1)에 연결될 수 있다. 구체적으로, 액티브 연결 전극(143)은 제1 트랜지스터(T1)의 제2 전극(D1) 및 제6 트랜지스터(T6)의 제1 전극(S6)을 제3 트랜지스터(T3)의 제1 전극(S3)에 연결할 수 있다.
데이터 연결 전극(144)은 액티브 연결 전극(143)으로부터 이격될 수 있다. 데이터 연결 전극(144)은 접촉 구멍(CH6)을 통해 제1 액티브층(ACT1)에 연결될 수 있다. 구체적으로, 데이터 연결 전극(144)은 제2 트랜지스터(T2)의 제1 전극(S2)에 연결될 수 있다.
구동 전압 연결 전극(145)은 데이터 연결 전극(144)으로부터 이격될 수 있다. 구동 전압 연결 전극(145)은 접촉 구멍들(CH7, CH8)을 통해 각각 제1 액티브층(ACT1) 및 스토리지 패턴(123)에 연결될 수 있다. 구체적으로, 구동 전압 연결 전극(145)은 제5 트랜지스터(T5)의 제1 전극(S5) 및 스토리지 커패시터(CST)의 상기 제1 전극에 연결될 수 있다.
제1 발광 소자 연결 전극(146)은 구동 전압 연결 전극(145)으로부터 이격될 수 있다. 제1 발광 소자 연결 전극(146)은 접촉 구멍(CH9)을 통해 제1 액티브층(ACT1)에 연결될 수 있다. 구체적으로, 제1 발광 소자 연결 전극(146)은 제6 트랜지스터(T6)의 제2 전극(D6)에 연결될 수 있다.
제1 초기화 전압 연결 전극(147)은 제1 발광 소자 연결 전극(146)으로부터 이격될 수 있다. 제1 초기화 전압 연결 전극(147)은 접촉 구멍들(CH10, CH11)을 통해 각각 제1 초기화 전압선(124) 및 제2 액티브층(ACT2)의 제2 연장부(EP2)에 연결될 수 있다. 구체적으로, 제1 초기화 전압 연결 전극(147)은 제4 트랜지스터(T4)의 제1 전극(S4)에 연결될 수 있다.
제3 도전층(130)과 제4 도전층(140) 사이에는 제5 절연층(105)이 배치될 수 있다. 제5 절연층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
제5 도전층(150)은 제4 도전층(140) 상에 배치될 수 있다. 제5 도전층(150)은 알루미늄(Al), 타이타늄(Ti), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다. 일 실시예에 있어서, 제5 도전층(150)은 적층되는 타이타늄층, 알루미늄층, 및 타이타늄층을 포함하는 다층 구조를 가질 수 있다.
제5 도전층(150)은 데이터선(151), 구동 전압선(152), 및 제2 발광 소자 연결 전극(153)을 포함할 수 있다. 데이터선(151)은 제2 방향(DR2)으로 연장될 수 있다. 데이터선(151)은 접촉 구멍(CH12)을 통해 데이터 연결 전극(144)에 연결될 수 있다. 이에 따라, 데이터선(151)은 데이터 연결 전극(144)에 의해 제2 트랜지스터(T2)의 제1 전극(S1)에 연결될 수 있다.
구동 전압선(152)은 데이터선(151)으로부터 이격될 수 있고, 제2 방향(DR2)으로 연장될 수 있다. 구동 전압선(152)은 접촉 구멍(CH13)을 통해 구동 전압 연결 전극(145)에 연결될 수 있다. 이에 따라, 구동 전압선(152)은 구동 전압 연결 전극(145)에 의해 제5 트랜지스터(T5)의 제1 전극(S5) 및 스토리지 커패시터(CST)의 상기 제1 전극에 연결될 수 있다.
제2 발광 소자 연결 전극(153)은 구동 전압선(152)으로부터 이격될 수 있다. 제2 발광 소자 연결 전극(153)은 접촉 구멍(CH14)을 통해 제1 발광 소자 연결 전극(146)에 연결될 수 있다.
제4 도전층(140)과 제5 도전층(150) 사이에는 제6 절연층(106)이 배치될 수 있다. 제6 절연층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
제1 전극(160)은 제5 도전층(150) 상에 배치될 수 있다. 제1 전극(160)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 제1 전극(160)은 은(Ag), 인듐 주석 산화물(ITO) 등을 포함할 수 있다. 일 실시예에 있어서, 제1 전극(160)은 적층되는 인듐 주석 산화물층, 은층, 및 인듐 주석 산화물층을 포함하는 다층 구조를 가질 수 있다.
제1 전극(160)은 접촉 구멍(CH15)을 통해 제2 발광 소자 연결 전극(153)에 연결될 수 있다. 이에 따라, 제1 전극(160)은 제1 발광 소자 연결 전극(146) 및 제2 발광 소자 연결 전극(153)에 의해 제6 트랜지스터(T6)의 제2 전극(D6)에 연결될 수 있다.
제5 도전층(150)과 제1 전극(160) 사이에는 제7 절연층(107)이 배치될 수 있다. 제7 절연층(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
제1 전극(160) 상에는 제8 절연층(108)이 배치될 수 있다. 제8 절연층(108)은 제1 전극(160)을 덮으며 제7 절연층(107) 상에 배치될 수 있다. 제8 절연층(108)은 제1 전극(160)의 적어도 일부를 노출하는 화소 개구를 가질 수 있다. 일 실시예에 있어서, 상기 화소 개구는 제1 전극(160)의 중앙부를 노출할 수 있고, 제8 절연층(108)은 제1 전극(160)의 주변부를 덮을 수 있다. 제8 절연층(108)은 폴리이미드(PI) 등과 같은 유기 절연 물질을 포함할 수 있다.
발광층(170)은 제1 전극(160) 상에 배치될 수 있다. 발광층(170)은 상기 화소 개구에 의해 노출된 제1 전극(160) 상에 배치될 수 있다. 발광층(170)은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 양자점은 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
제2 전극(180)은 발광층(170) 상에 배치될 수 있다. 일 실시예에 있어서, 제2 전극(180)은 제8 절연층(108) 상에도 배치될 수 있다. 제2 전극(180)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질을 포함할 수 있다. 예를 들면, 제2 전극(180)은 알루미늄(Al), 백금(Pt), 은(Ag), 마그네슘(Mg), 금(Au), 크로뮴(Cr), 텅스텐(W), 타이타늄(Ti) 등을 포함할 수 있다. 제1 전극(160), 발광층(170), 및 제2 전극(180)은 발광 소자(EL)를 형성할 수 있다.
도 13은 도 7의 A 영역을 나타내는 평면도이다.
도 7 및 도 13을 참조하면, 하부 도전층(BML)과 제2 액티브층(ACT2)은 기입 스캔선(111)에 중첩하는 영역을 제외한 하부 도전층(BML)과 제2 액티브층(ACT2)이 중첩하는 영역에서 스토리지 커패시터(CST)를 형성할 수 있다. 기입 스캔선(111)이 하부 도전층(BML)과 제2 액티브층(ACT2) 사이에 배치되므로, 하부 도전층(BML)과 제2 액티브층(ACT2)이 중첩하는 영역 중 기입 스캔선(111)에 중첩하는 영역에는 스토리지 커패시터(CST)가 형성되지 않을 수 있다.
하부 도전층(BML)의 제1 영역(BA1)의 적어도 일부는 제2 액티브층(ACT2)의 몸체부(BP)의 전체에 중첩할 수 있다. 예를 들면, 하부 도전층(BML)의 제1 영역(BA1)은 제2 액티브층(ACT2)의 몸체부(BP)에 중첩하는 부분 및 제2 액티브층(ACT2)의 몸체부(BP)에 중첩하지 않는 부분을 포함할 수 있다. 일 실시예에 있어서, 하부 도전층(BML)의 제1 영역(BA1)의 적어도 일부는 제1 화소(PX1)의 제2 액티브층(ACT2)의 몸체부(BP)의 전체 및 제2 화소(PX2)의 제2 액티브층(ACT2)의 몸체부(BP)의 전체에 중첩할 수 있다.
하부 도전층(BML)의 제1 영역(BA1)의 제1 방향(DR1)으로의 폭은 제2 액티브층(ACT2)의 몸체부(BP)의 제1 방향(DR1)으로의 폭보다 클 수 있다. 일 실시예에 있어서, 하부 도전층(BML)의 제1 영역(BA1)의 제1 방향(DR1)으로의 폭(W1)은 제1 화소(PX1)의 제2 액티브층(ACT2)의 몸체부(BP)의 제1 방향(DR1)으로의 폭(W3), 제2 화소(PX2)의 제2 액티브층(ACT2)의 몸체부(BP)의 제1 방향(DR1)으로의 폭(W4), 및 제1 화소(PX1)의 제2 액티브층(ACT2)의 몸체부(BP)와 제2 화소(PX2)의 제2 액티브층(ACT2)의 몸체부(BP)의 제1 방향(DR1)으로의 간격(GP)의 합보다 클 수 있다. 하부 도전층(BML)의 제1 영역(BA1)의 제1 방향(DR1)으로의 폭이 제2 액티브층(ACT2)의 몸체부(BP)의 제1 방향(DR1)으로의 폭보다 크기 때문에, 하부 도전층(BML)이 제1 방향(DR1)으로 시프트되어 형성되더라도, 하부 도전층(BML)의 제1 영역(BA1)의 적어도 일부가 제2 액티브층(ACT2)의 몸체부(BP)의 전체에 중첩할 수 있다. 이에 따라, 스토리지 커패시터(CST)의 커패시턴스가 변하지 않을 수 있다.
하부 도전층(BML)의 제1 영역(BA1)의 제2 방향(DR2)으로의 폭은 제2 액티브층(ACT2)의 몸체부(BP)의 제2 방향(DR2)으로의 폭보다 클 수 있다. 일 실시예에 있어서, 하부 도전층(BML)의 제1 영역(BA1)의 제2 방향(DR2)으로의 폭(W2)은 제1 화소(PX1)의 제2 액티브층(ACT2)의 몸체부(BP)의 제2 방향(DR2)으로의 폭(W5) 및 제2 화소(PX2)의 제2 액티브층(ACT2)의 몸체부(BP)의 제2 방향(DR2)으로의 폭(W5)보다 클 수 있다. 하부 도전층(BML)의 제1 영역(BA1)의 제2 방향(DR2)으로의 폭이 제2 액티브층(ACT2)의 몸체부(BP)의 제2 방향(DR2)으로의 폭보다 크기 때문에, 하부 도전층(BML)이 제2 방향(DR2)으로 시프트되어 형성되더라도, 하부 도전층(BML)의 제1 영역(BA1)의 적어도 일부가 제2 액티브층(ACT2)의 몸체부(BP)의 전체에 중첩할 수 있다. 이에 따라, 스토리지 커패시터(CST)의 커패시턴스가 변하지 않을 수 있다.
하부 도전층(BML)의 제1 영역(BA1)의 제2 방향(DR2)으로의 폭(W2)은 기입 스캔선(111)의 제2 방향(DR2)으로의 폭(W6)보다 클 수 있다. 이 경우, 하부 도전층(BML)의 제1 영역(BA1)은 부스트 커패시터(CBT)의 전체에 중첩할 수 있다. 이에 따라, 하부 도전층(BML)과 제2 액티브층(ACT2) 사이에 기입 스캔선(111)이 배치되더라도, 하부 도전층(BML)이 제2 액티브층(ACT2)의 몸체부(BP)에 중첩하는 중첩 영역 중 기입 스캔선(111)에 중첩하지 않는 영역에 스토리지 커패시터(CST)가 형성될 수 있다.
하부 도전층(BML)의 제1 영역(BA1)의 면적은 제2 액티브층(ACT2)의 몸체부(BP)의 면적보다 클 수 있다. 일 실시예에 있어서, 하부 도전층(BML)의 제1 영역(BA1)의 면적은 제1 화소(PX1)의 제2 액티브층(ACT2)의 몸체부(BP)의 면적 및 제2 화소(PX2)의 제2 액티브층(ACT2)의 몸체부(BP)의 면적의 합보다 클 수 있다.
종래 기술에 있어서, 하부 도전층(BML)은 제2 액티브층(ACT2)의 몸체부(BP)의 일부에 중첩할 수 있고, 예를 들면, 하부 도전층(BML)의 제1 방향(DR1) 및/또는 제2 방향(DR2)의 폭은 제2 액티브층(ACT2)의 몸체부(BP)의 제1 방향(DR1) 및/또는 제2 방향(DR2)의 폭보다 작을 수 있다. 따라서, 종래 기술에 있어서, 하부 도전층(BML)이 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 시프트되어 형성되는 경우에 하부 도전층(BML)이 제2 액티브층(ACT2)에 중첩하는 면적이 변할 수 있고, 이에 따라, 스토리지 커패시터(CST)의 커패시턴스가 변할 수 있다.
그러나 본 발명에 있어서, 하부 도전층(BML)의 제1 영역(BA1)의 적어도 일부는 제2 액티브층(ACT2)의 몸체부(BP)의 전체에 중첩할 수 있고, 예를 들면, 하부 도전층(BML)의 제1 영역(BA1)의 제1 방향(DR1) 및/또는 제2 방향(DR2)의 폭은 제2 액티브층(ACT2)의 몸체부(BP)의 제1 방향(DR1) 및/또는 제2 방향(DR2)의 폭보다 클 수 있다. 따라서, 본 발명에 있어서, 하부 도전층(BML)이 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 시프트되어 형성되더라도 하부 도전층(BML)의 제1 영역(BA1)이 제2 액티브층(ACT2)에 중첩하는 면적이 변하지 않을 수 있고, 이에 따라, 스토리지 커패시터(CST)의 커패시턴스가 변하지 않을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
111: 기입 스캔선 113: 게이트 패턴
123: 스토리지 패턴 142: 게이트 연결 전극
143: 액티브 연결 전극 ACT1: 제1 액티브층
ACT2: 제2 액티브층 BML: 하부 도전층
BA1: 제1 영역 BA2: 제2 영역
BP: 몸체부 EP1: 제1 연장부
EP2: 제2 연장부 PX1: 제1 화소
PX2: 제2 화소

Claims (20)

  1. 기판 상에 배치되는 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 게이트 패턴;
    상기 게이트 패턴 상에 배치되는 스토리지 패턴;
    상기 스토리지 패턴 상에 배치되고, 상기 게이트 패턴에 전기적으로 연결되는 몸체부를 포함하는 제2 액티브층; 및
    상기 기판과 상기 제1 액티브층 사이에 배치되고, 상기 제2 액티브층의 상기 몸체부의 전체에 적어도 일부가 중첩하는 제1 영역을 포함하는 하부 도전층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 하부 도전층의 상기 제1 영역의 제1 방향으로의 폭은 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 폭보다 큰, 표시 장치.
  3. 제2 항에 있어서,
    상기 하부 도전층의 상기 제1 영역의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 제2 액티브층의 상기 몸체부의 상기 제2 방향으로의 폭보다 큰, 표시 장치.
  4. 제1 항에 있어서,
    상기 하부 도전층의 상기 제1 영역의 면적은 상기 제2 액티브층의 상기 몸체부의 면적보다 큰, 표시 장치.
  5. 제1 항에 있어서,
    상기 게이트 패턴과 같은 층에 배치되고, 제1 방향으로 연장되며, 상기 제2 액티브층의 상기 몸체부의 적어도 일부에 중첩하는 기입 스캔선을 더 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 하부 도전층의 상기 제1 영역의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 기입 스캔선의 상기 제2 방향으로의 폭보다 큰, 표시 장치.
  7. 제1 항에 있어서,
    상기 스토리지 패턴과 같은 층에 배치되고, 제1 방향으로 연장되는 제1 스캔선; 및
    상기 제2 액티브층 상에 배치되고, 상기 제1 스캔선에 중첩하는 제2 스캔선을 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 액티브층은 상기 몸체부로부터 상기 제1 방향에 교차하는 제2 방향으로 연장되어 상기 제1 스캔선과 상기 제2 스캔선 사이에 위치하는 연장부를 더 포함하는, 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 스캔선 상에 배치되고, 상기 게이트 패턴과 상기 제2 액티브층의 상기 몸체부를 연결하는 게이트 연결 전극을 더 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 게이트 연결 전극과 같은 층에 배치되고, 상기 제1 액티브층과 상기 제2 액티브층을 연결하는 액티브 연결 전극을 더 포함하는, 표시 장치.
  11. 제1 항에 있어서,
    상기 하부 도전층은 구동 전압을 전송하는, 표시 장치.
  12. 제1 항에 있어서,
    상기 하부 도전층은 상기 게이트 패턴의 전체에 적어도 일부가 중첩하는 제2 영역을 더 포함하는, 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 액티브층의 물질은 상기 제2 액티브층의 물질과 다른, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 액티브층은 비정질 실리콘 및 다결정 실리콘 중 적어도 하나를 포함하고,
    상기 제2 액티브층은 산화물 반도체를 포함하는, 표시 장치.
  15. 기판 상에 배치되는 제1 화소;
    상기 기판 상에 배치되고, 상기 제1 화소로부터 제1 방향에 인접하는 제2 화소; 및
    상기 기판과 상기 제1 화소 사이 및 상기 기판과 상기 제2 화소 사이에 배치되는 하부 도전층을 포함하고,
    상기 제1 화소 및 상기 제2 화소 각각은,
    상기 하부 도전층 상에 배치되는 제1 액티브층;
    상기 제1 액티브층 상에 배치되는 게이트 패턴;
    상기 게이트 패턴 상에 배치되는 스토리지 패턴; 및
    상기 스토리지 패턴 상에 배치되고, 상기 게이트 패턴에 전기적으로 연결되는 몸체부를 포함하는 제2 액티브층을 포함하며,
    상기 하부 도전층은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 전체 및 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 전체에 적어도 일부가 중첩하는 제1 영역을 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 하부 도전층의 상기 제1 영역의 제1 방향으로의 폭은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 폭, 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 폭, 및 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부와 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제1 방향으로의 간격의 합보다 큰, 표시 장치.
  17. 제16 항에 있어서,
    상기 하부 도전층의 상기 제1 영역의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제2 방향으로의 폭 및 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 상기 제2 방향으로의 폭보다 큰, 표시 장치.
  18. 제15 항에 있어서,
    상기 하부 도전층의 상기 제1 영역의 면적은 상기 제1 화소의 상기 제2 액티브층의 상기 몸체부의 면적 및 상기 제2 화소의 상기 제2 액티브층의 상기 몸체부의 면적의 합보다 큰, 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 화소와 상기 제2 화소는 상기 제1 방향에 교차하는 제2 방향을 기준으로 대칭되는, 표시 장치.
  20. 제15 항에 있어서,
    상기 하부 도전층은 상기 제1 화소의 상기 게이트 패턴의 전체 및 상기 제2 화소의 상기 게이트 패턴의 전체에 적어도 일부가 중첩하는 제2 영역을 더 포함하는, 표시 장치.
KR1020210087815A 2021-07-05 2021-07-05 표시 장치 KR20230007592A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210087815A KR20230007592A (ko) 2021-07-05 2021-07-05 표시 장치
US17/720,140 US20230006022A1 (en) 2021-07-05 2022-04-13 Display device
CN202221243601.1U CN218353021U (zh) 2021-07-05 2022-05-23 显示装置
CN202210564354.3A CN115589745A (zh) 2021-07-05 2022-05-23 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210087815A KR20230007592A (ko) 2021-07-05 2021-07-05 표시 장치

Publications (1)

Publication Number Publication Date
KR20230007592A true KR20230007592A (ko) 2023-01-13

Family

ID=84771744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210087815A KR20230007592A (ko) 2021-07-05 2021-07-05 표시 장치

Country Status (3)

Country Link
US (1) US20230006022A1 (ko)
KR (1) KR20230007592A (ko)
CN (2) CN115589745A (ko)

Also Published As

Publication number Publication date
US20230006022A1 (en) 2023-01-05
CN115589745A (zh) 2023-01-10
CN218353021U (zh) 2023-01-20

Similar Documents

Publication Publication Date Title
TWI593099B (zh) 具有矽及半導電性氧化物薄膜電晶體之顯示器
KR102554862B1 (ko) 표시 장치
US10930725B2 (en) Organic light emitting diode display device
KR20050113694A (ko) 유기전계 발광 표시 패널
KR20160092530A (ko) 유기 발광 표시 장치
KR20200124798A (ko) 표시 장치
KR100589375B1 (ko) 커패시터 및 이를 이용하는 발광 표시 장치
CN113903751A (zh) 薄膜晶体管阵列衬底和显示器件
US20230247876A1 (en) Display device
KR20210060721A (ko) 표시 장치
US20220310733A1 (en) Display device
KR20230007592A (ko) 표시 장치
US11711945B2 (en) Display device
KR20210118330A (ko) 표시 장치
KR20210152083A (ko) 표시 장치
US11922887B1 (en) Displays with reduced data line crosstalk
US12020642B2 (en) Display panel and display device
CN112864192A (zh) 显示装置
CN117642804A (zh) 像素驱动电路及其驱动方法、显示面板、显示装置
CN117392939A (zh) 显示装置
KR20220006675A (ko) 표시 장치
CN116387300A (zh) 显示面板和制造显示面板的方法
CN117836842A (zh) 显示面板及显示装置

Legal Events

Date Code Title Description
A201 Request for examination