CN117392939A - 显示装置 - Google Patents

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emission control
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安珍星
吴荣泽
金成虎
金容载
郑锡宇
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Samsung Display Co Ltd
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Abstract

本发明涉及一种显示装置。该显示装置包括：发光二极管；驱动晶体管，被配置为将驱动电流传输到发光二极管；偏置晶体管，包括电连接到偏置电压线的输入端子；第一发光控制晶体管，包括电连接到驱动晶体管的输入端子的输出端子和被配置为接收发光控制信号的栅电极；第二发光控制晶体管，包括电连接到驱动晶体管的输出端子的输入端子和被配置为接收发光控制信号的栅电极；偏置桥电极，与偏置晶体管的输出端子和驱动晶体管的输入端子中的每一个电接触；以及第一发光控制桥电极，被配置为接收发光控制信号。

Description

显示装置
技术领域
本公开的一些实施例的方面涉及一种显示装置。
背景技术
诸如智能电话、计算机和平板计算机的电子设备可以包括显示装置。近来，为了最小化或减少电子设备的电池消耗，针对用于减少显示装置的功耗的技术的需求正在增加。相应地，用于以相对低的频率来驱动显示装置的低频驱动方案已被研究。
当以相对低的频率来驱动显示装置时(例如，当一帧的持续时间变得相对更长时)，像素电路中的泄漏电流可能增加。相应地，在连续帧之间可能产生像素的亮度上的差异，并且可能在显示装置上显示的图像中识别出缺陷。
在本背景技术部分中公开的以上信息仅用于增强对背景的理解，并且因此，本背景技术部分中讨论的信息不必构成现有技术。
发明内容
本公开的一些实施例的方面包括一种具有相对改善的低频特性的显示装置。
然而，根据本公开的实施例的特性不限于以上描述的目的，并且可以被各种扩展，而不脱离根据本公开的实施例的思想和范围。
根据一些实施例，一种显示装置包括：发光二极管；驱动晶体管，用于将驱动电流传输到发光二极管；偏置晶体管，包括电连接到偏置电压线的输入端子；第一发光控制晶体管，包括电连接到驱动晶体管的输入端子的输出端子和被施加有发光控制信号的栅电极；第二发光控制晶体管，包括电连接到驱动晶体管的输出端子的输入端子和被施加有发光控制信号的栅电极；偏置桥电极，与偏置晶体管的输出端子和驱动晶体管的输入端子中的每一个电接触；以及第一发光控制桥电极，被施加有发光控制信号，限定第一发光控制晶体管的栅电极和第二发光控制晶体管的栅电极，并且当在平面图中观察时与偏置桥电极间隔开。
根据一些实施例，显示装置可以进一步包括：第二发光控制桥电极，当在截面图中观察时在第一发光控制桥电极上，并且与第一发光控制桥电极电接触；以及发光控制线，当在截面图中观察时在第二发光控制桥电极上，与第二发光控制桥电极电接触，并且被施加有发光控制信号。
根据一些实施例，显示装置可以进一步包括：至少一个无机绝缘层，当在截面图中观察时在第二发光控制桥电极与第一发光控制桥电极之间。
根据一些实施例，显示装置可以进一步包括：至少一个有机绝缘层，当在截面图中观察时在发光控制线与第二发光控制桥电极之间。
根据一些实施例，当在截面图中观察时发光控制线的底表面与第二发光控制桥电极的顶表面之间的距离可以大于当在截面图中观察时第二发光控制桥电极的底表面与第一发光控制桥电极的顶表面之间的距离。
根据一些实施例，第二发光控制桥电极当在平面图中观察时可以与偏置桥电极间隔开。
根据一些实施例，第二发光控制桥电极可以与偏置桥电极在同一层上。
根据一些实施例，显示装置可以进一步包括：二极管晶体管，包括第一子晶体管和第二子晶体管，该第一子晶体管具有连接到驱动晶体管的栅电极的输出端子，该第二子晶体管具有连接到第一子晶体管的输入端子的输出端子和连接到驱动晶体管的输出端子的输入端子。
根据一些实施例，显示装置可以进一步包括：第一稳定电极，与半导体层的用于限定第一子晶体管的输入端子和第二子晶体管的输出端子中的每一个的第一公共区重叠，从而限定第一稳定电容器。
根据一些实施例，显示装置可以进一步包括：第一底部金属电极，与半导体层的用于限定第一子晶体管的输入端子和第二子晶体管的输出端子中的每一个的第一公共区重叠，从而限定附加稳定电容器。
根据一些实施例，第一稳定电极当在截面图中观察时可以在半导体层的第一公共区上方，并且第一底部金属电极当在截面图中观察时可以在半导体层的第一公共区下方。
根据一些实施例，第一稳定电极和第一底部金属电极可以彼此电连接，并且相同的信号可以被施加到第一稳定电极和第一底部金属电极。
根据一些实施例，被施加到第一稳定电极和第一底部金属电极的信号可以是恒定电压信号。
根据一些实施例，第一子晶体管和第二子晶体管中的每一个可以是包括顶栅电极和底栅电极的双栅晶体管。
根据一些实施例，显示装置可以进一步包括：第一栅电压线，限定第一子晶体管的顶栅电极和第二子晶体管的顶栅电极；以及第二底部金属电极，限定第一子晶体管的底栅电极和第二子晶体管的底栅电极。
根据一些实施例，第一栅电压线和第二底部金属电极可以彼此电连接，并且由第一栅电压线提供的第一栅电压可以被施加到第二底部金属电极。
根据一些实施例，显示装置可以进一步包括：驱动初始化晶体管，包括第三子晶体管和第四子晶体管，该第三子晶体管具有连接到驱动晶体管的栅电极的输出端子，该第四子晶体管具有连接到第三子晶体管的输入端子的输出端子和连接到初始化电压线的输入端子。
根据一些实施例，偏置电压线可以与半导体层的用于限定第三子晶体管的输入端子和第四子晶体管的输出端子中的每一个的第二公共区重叠，从而限定第二稳定电容器。
根据本公开的一些实施例，一种显示装置包括：发光二极管；驱动晶体管，用于将驱动电流传输到发光二极管；偏置晶体管，包括电连接到偏置电压线的输入端子；第一发光控制晶体管，包括电连接到驱动晶体管的输入端子的输出端子和被施加有发光控制信号的栅电极；第二发光控制晶体管，包括电连接到驱动晶体管的输出端子的输入端子和被施加有发光控制信号的栅电极；二极管晶体管，包括第一子晶体管和第二子晶体管，该第一子晶体管具有连接到驱动晶体管的栅电极的输出端子，该第二子晶体管具有连接到第一子晶体管的输入端子的输出端子和连接到驱动晶体管的输出端子的输入端子；以及第一底部金属电极，与半导体层的用于限定第一子晶体管的输入端子和第二子晶体管的输出端子中的每一个的第一公共区重叠，从而限定附加稳定电容器。
根据一些实施例，显示装置可以进一步包括：第一稳定电极，与半导体层的用于限定第一子晶体管的输入端子和第二子晶体管的输出端子中的每一个的第一公共区重叠，从而限定第一稳定电容器。
根据一些实施例，第一子晶体管和第二子晶体管中的每一个可以是包括顶栅电极和底栅电极的双栅晶体管。
根据一些实施例，显示装置可以进一步包括：第一栅电压线，限定第一子晶体管的顶栅电极和第二子晶体管的顶栅电极；以及第二底部金属电极，限定第一子晶体管的底栅电极和第二子晶体管的底栅电极，并且电连接到第一栅电压线。
根据一些实施例，第一底部金属电极和第二底部金属电极可以在同一层上。
根据一些实施例，第一底部金属电极和第二底部金属电极中的每一个当在截面图中观察时可以在半导体层下方，并且第一底部金属电极和第二底部金属电极当在平面图中观察时可以彼此间隔开。
根据本公开的一些实施例，一种显示装置包括：发光二极管；驱动晶体管，用于将驱动电流传输到发光二极管；偏置晶体管，包括电连接到偏置电压线的输入端子；第一发光控制晶体管，包括电连接到驱动晶体管的输入端子的输出端子和被施加有发光控制信号的栅电极；第二发光控制晶体管，包括电连接到驱动晶体管的输出端子的输入端子和被施加有发光控制信号的栅电极；二极管晶体管，包括第一子晶体管和第二子晶体管，该第一子晶体管具有连接到驱动晶体管的栅电极的输出端子，该第二子晶体管具有连接到第一子晶体管的输入端子的输出端子和连接到驱动晶体管的输出端子的输入端子；第一栅电压线，限定第一子晶体管的顶栅电极和第二子晶体管的顶栅电极；以及第二底部金属电极，限定第一子晶体管的底栅电极和第二子晶体管的底栅电极。
根据一些实施例，显示装置包括：偏置桥电极，与偏置晶体管的输出端子和驱动晶体管的输入端子中的每一个电接触；以及第一发光控制桥电极，被施加有发光控制信号，并且当在平面图中观察时与偏置桥电极间隔开。根据本公开，当在平面图中观察时第一发光控制桥电极与偏置桥电极间隔开，从而可以防止或减少在被施加到第一发光控制桥电极的信号与被施加到偏置桥电极的信号之间产生信号干扰的情况。
根据一些实施例，显示装置包括：二极管晶体管，包括第一子晶体管和第二子晶体管，该第一子晶体管具有连接到驱动晶体管的栅电极的输出端子，该第二子晶体管具有连接到第一子晶体管的输入端子的输出端子和连接到驱动晶体管的输出端子的输入端子；以及第一底部金属电极，与半导体层的用于限定第一子晶体管的输入端子和第二子晶体管的输出端子中的每一个的第一公共区重叠，从而限定附加稳定电容器。相应地，可以在第一子晶体管的输入端子和第二子晶体管的输出端子中的每一个处相对恒定地保持电压电平。
根据一些实施例，显示装置包括：二极管晶体管，包括第一子晶体管和第二子晶体管，该第一子晶体管具有连接到驱动晶体管的栅电极的输出端子，该第二子晶体管具有连接到第一子晶体管的输入端子的输出端子和连接到驱动晶体管的输出端子的输入端子；第一栅电压线，限定第一子晶体管的顶栅电极和第二子晶体管的顶栅电极；以及第二底部金属电极，限定第一子晶体管的底栅电极和第二子晶体管的底栅电极。相应地，第一子晶体管和第二子晶体管中的每一个可以具有双栅结构，并且第一子晶体管和第二子晶体管的二极管特性可以被改善。
然而，根据本公开的实施例的特性不限于以上描述的特性，并且可以被各种扩展，而不脱离根据本公开的实施例的思想和范围。
附图说明
图1是用于解释根据本公开的一些实施例的显示装置中包括的像素的电路图。
图2至图20是用于解释根据本公开的一些实施例的图1的像素的视图。
图21是用于解释根据本公开的一些实施例的显示装置中包括的像素的电路图。
图22至图24是用于解释根据本公开的一些实施例的图21的像素的视图。
图25是用于解释根据本公开的一些实施例的显示装置中包括的像素的电路图。
图26至28图是用于解释根据本公开的一些实施例的图25的像素的视图。
具体实施方式
在下文中，将参考附图更详细地描述根据本公开的一些实施例的显示装置。在附图中，相同或相似的附图标记被用于相同的部件。
图1是用于解释根据本公开的一些实施例的显示装置中包括的像素的电路图。
参考图1，根据本公开的一些实施例的显示装置可以包括像素PXa。像素PXa可以被限定为用于发光的最小单位，并且可以包括像素电路PXCa和发光二极管DIOD。
像素电路PXCa可以包括至少一个晶体管和至少一个电容器。发光二极管DIOD可以电连接到像素电路PXCa，并且可以包括能够基于由像素电路PXCa提供的信号来发光的任何配置(例如，有机发光二极管等)。
像素电路PXCa可以包括驱动晶体管T1、至少一个开关晶体管以及存储电容器CST。例如，像素电路PXCa可以包括驱动晶体管T1、用于向驱动晶体管T1提供数据电压的开关晶体管T2、连接在第一电力电压线ELVDD与驱动晶体管T1之间的第一发光控制晶体管T5、连接在驱动晶体管T1与发光二极管DIOD之间的第二发光控制晶体管T6、连接到驱动晶体管T1和第一发光控制晶体管T5中的每一个的偏置晶体管T8以及存储电容器CST。
可选地，像素电路PXCa可以进一步包括至少一个其他开关晶体管。例如，像素电路PXCa可以进一步包括二极管晶体管T3、驱动初始化晶体管T4和二极管初始化晶体管T7中的至少一个。
另外，可选地，像素电路PXCa可以进一步包括至少一个其他电容器。例如，像素电路PXCa可以进一步包括第一稳定电容器CS1、第二稳定电容器CS2和附加稳定电容器CSA中的至少一个。
在下文中，将更详细地描述以上描述的晶体管T1、T2、T3、T4、T5、T6、T7和T8以及电容器CST、CS1、CS2和CSA。
驱动晶体管T1的输入端子可以连接到数据电压线DATA，并且驱动晶体管T1的输出端子可以连接到发光二极管DIOD。
驱动晶体管T1可以从数据电压线DATA接收数据电压，并且产生与该数据电压相对应的驱动电流。该驱动电流可以被提供给发光二极管DIOD。
开关晶体管T2的输入端子可以连接到数据电压线DATA，开关晶体管T2的输出端子可以连接到驱动晶体管T1的输入端子，并且开关晶体管T2的栅电极可以连接到第一栅电压线GW。
相应地，开关晶体管T2可以通过由第一栅电压线GW提供的第一栅电压导通。在其中开关晶体管T2导通的时段期间，开关晶体管T2可以将数据电压提供给驱动晶体管T1。
二极管晶体管T3可以包括彼此连接的第一子晶体管T3-1和第二子晶体管T3-2。第一子晶体管T3-1的输入端子可以连接到第二子晶体管T3-2的输出端子，第一子晶体管T3-1的输出端子可以连接到驱动晶体管T1的栅电极，并且第二子晶体管T3-2的输入端子可以连接到驱动晶体管T1的输出端子。第一子晶体管T3-1的栅电极和第二子晶体管T3-2的栅电极中的每一个可以连接到第一栅电压线GW。
相应地，二极管晶体管T3可以通过由第一栅电压线GW提供的第一栅电压导通。在其中二极管晶体管T3导通的时段期间，二极管晶体管T3可以通过将驱动晶体管T1二极管连接来补偿驱动晶体管T1的阈值电压。
根据一些实施例，如图1中所示，第一子晶体管T3-1和第二子晶体管T3-2中的每一个可以是包括顶栅电极和底栅电极的双栅晶体管。在第一子晶体管T3-1和第二子晶体管T3-2中的每一个中包括的顶栅电极和底栅电极可以连接到第一栅电压线GW。
驱动初始化晶体管T4可以包括彼此连接的第三子晶体管T4-1和第四子晶体管T4-2。第三子晶体管T4-1的输入端子可以连接到第四子晶体管T4-2的输出端子，第三子晶体管T4-1的输出端子可以连接到驱动晶体管T1的栅电极，并且第四子晶体管T4-2的输入端子可以连接到初始化电压线VINT。第三子晶体管T4-1的栅电极和第四子晶体管T4-2的栅电极中的每一个可以连接到第二栅电压线GI。
相应地，驱动初始化晶体管T4可以通过由第二栅电压线GI提供的第二栅电压导通。在其中驱动初始化晶体管T4导通的时段期间，驱动初始化晶体管T4可以将由初始化电压线VINT提供的初始化电压提供给驱动晶体管T1的栅电极。
第一发光控制晶体管T5的输入端子可以连接到第一电力电压线ELVDD，第一发光控制晶体管T5的输出端子可以连接到驱动晶体管T1的输入端子，并且第一发光控制晶体管T5的栅电极可以连接到发光控制线EM。
相应地，第一发光控制晶体管T5可以通过由发光控制线EM提供的发光控制信号导通。在其中第一发光控制晶体管T5导通的时段期间，第一发光控制晶体管T5可以将由第一电力电压线ELVDD提供的第一电力电压提供给驱动晶体管T1。
根据一些实施例，由第一电力电压线ELVDD提供的第一电力电压和由连接到发光二极管DIOD的第二电力电压线ELVSS提供的第二电力电压中的每一个可以是恒定电压。第一电力电压和第二电力电压可以具有彼此不同的电压电平。
第二发光控制晶体管T6的输入端子可以连接到驱动晶体管T1的输出端子，第二发光控制晶体管T6的输出端子可以连接到发光二极管DIOD，并且第二发光控制晶体管T6的栅电极可以连接到发光控制线EM。
相应地，第二发光控制晶体管T6可以通过发光控制信号导通。在其中第二发光控制晶体管T6导通的时段期间，第二发光控制晶体管T6可以将驱动电流提供给发光二极管DIOD。
二极管初始化晶体管T7的输入端子可以连接到二极管初始化电压线VAINT，二极管初始化晶体管T7的输出端子可以连接到发光二极管DIOD，并且二极管初始化晶体管T7的栅电极可以连接到第三栅电压线GB。
相应地，二极管初始化晶体管T7可以通过由第三栅电压线GB提供的第三栅电压导通。在其中二极管初始化晶体管T7导通的时段期间，二极管初始化晶体管T7可以将通过二极管初始化电压线VAINT提供的二极管初始化电压提供给发光二极管DIOD。
偏置晶体管T8的输入端子可以连接到偏置电压线VBIAS，偏置晶体管T8的输出端子可以连接到驱动晶体管T1的输入端子，并且偏置晶体管T8的栅电极可以连接到第三栅电压线GB。
相应地，偏置晶体管T8可以通过第三栅电压导通。在其中偏置晶体管T8导通的时段期间，偏置晶体管T8可以将偏置电压提供给驱动晶体管T1。
存储电容器CST的第一端子可以连接到驱动晶体管T1的栅电极，并且存储电容器CST的第二端子可以连接到第一电力电压线ELVDD。
在由第一栅电压线GW提供的第一栅电压的无效时段期间，存储电容器CST可以允许驱动晶体管T1的栅电极的电压电平被保持。
第一稳定电容器CS1的第一端子可以连接到第一子晶体管T3-1的输入端子和第二子晶体管T3-2的输出端子中的每一个，并且第一稳定电容器CS1的第二端子可以连接到第一电力电压线ELVDD。
第一稳定电容器CS1可以相对恒定地保持第一子晶体管T3-1的输入端子和第二子晶体管T3-2的输出端子中的每一个处的电压电平。相应地，可以减少二极管晶体管T3中的泄漏电流，并且可以改善显示装置的低频特性。
第二稳定电容器CS2的第一端子可以连接到第三子晶体管T4-1的输入端子和第四子晶体管T4-2的输出端子中的每一个，并且第二稳定电容器CS2的第二端子可以连接到偏置电压线VBIAS。
第二稳定电容器CS2可以相对恒定地保持第三子晶体管T4-1的输入端子和第四子晶体管T4-2的输出端子中的每一个处的电压电平。相应地，可以减少驱动初始化晶体管T4的泄漏电流，并且可以改善显示装置的低频特性。
附加稳定电容器CSA的第一端子可以连接到第一子晶体管T3-1的输入端子和第二子晶体管T3-2的输出端子中的每一个，并且附加稳定电容器CSA的第二端子可以连接到第一电力电压线ELVDD。
附加稳定电容器CSA可以与第一稳定电容器CS1执行基本上相同的功能。具体地，附加稳定电容器CSA可以相对恒定地保持第一子晶体管T3-1的输入端子和第二子晶体管T3-2的输出端子中的每一个处的电压电平。
根据一些实施例，如图1中所示，当像素电路PXCa同时包括第一稳定电容器CS1和附加稳定电容器CSA时，可以进一步减少二极管晶体管T3中的泄漏电流，并且可以进一步改善显示装置的低频特性。
图2至图20是用于解释图1的像素的视图。图2至图20是用于解释在根据本公开的一些实施例的显示装置中，在用于显示图像的显示区的一部分中彼此相邻放置的多个像素电路的视图。像素电路可以包括彼此基本上相同的配置。相应地，为了便于描述，在图2至图20中将仅描述与像素电路中的一个(例如，图1中的PXCa)相对应的配置。
图2是用于解释底部金属电极BML的平面图。
参考图2，像素电路PXCa可以包括底部金属电极BML。底部金属电极BML也可以被称为重叠层、底部电极层、底部屏蔽层、底部金属层或底部阻光层。
底部金属电极BML可以包括导电材料。例如，底部金属电极BML可以包括银、包含银的合金、钼、包含钼的合金、铝、包含铝的合金、氮化铝、钨、氮化钨、铜、氧化铟锡和氧化铟锌等，并且这些可以单独使用或组合使用。
底部金属电极BML可以包括第一底部金属电极BML1和第二底部金属电极BML2。当在平面图中观察时，第一底部金属电极BML1和第二底部金属电极BML2可以彼此间隔开。
第一底部金属电极BML1和第二底部金属电极BML2可以通过同一工艺形成。例如，第一底部金属电极BML1和第二底部金属电极BML2可以包含相同的材料。另外，如图7中所示，第一底部金属电极BML1和第二底部金属电极BML2可以位于同一层(例如，图7中的第一绝缘层IL1)上。
当在平面图中观察时，第一底部金属电极BML1和第二底部金属电极BML2中的每一个可以被布置为与稍后参考图3描述的半导体层ATV重叠。例如，第一底部金属电极BML1可以与半导体层ATV的第一公共区ATV_T3c重叠，以便限定附加稳定电容器CSA的第二端子，并且第二底部金属电极BML2可以与半导体层ATV的第一子沟道区T3-1c和第二子道区T3-2c重叠，从而限定第一子晶体管T3-1的底栅电极和第二子晶体管T3-2的底栅电极。
图3是用于解释半导体层ATV的平面图。
参考图3，像素电路PXCa可以包括半导体层ATV。半导体层ATV可以包括半导体材料。根据一些实施例，半导体层ATV可以包括硅半导体材料。例如，半导体层ATV可以包括非晶硅和多晶硅等。根据一些实施例，半导体层ATV可以包括氧化物半导体材料。例如，半导体层ATV可以包括氧化铟镓锌、氧化铟镓和氧化铟锌等。
半导体层ATV可以包括具有相对高电导率的第一半导体区ATV1和具有相对低电导率的第二半导体区ATV2。例如，第一半导体区ATV1可以是掺杂有N型掺杂剂或P型掺杂剂的区，并且第二半导体区ATV2可以是非掺杂区或者是以比第一半导体区ATV1的浓度低的浓度被掺杂的区。
第一半导体区ATV1可以包括第一至第九区A1、A2、A3、A4、A5、A6、A7、A8和A9、第一公共区ATV_T3c和第二公共区ATV_T4c。第五区A5可以包括在第N行中的像素电路中包括的第N区A5(N)以及在与第N行邻近的第N+1行中的像素电路中包括的第N+1区A5(N+1)。第一半导体区ATV1可以用作电极、信号线、晶体管的输入端子、晶体管的输出端子和/或电容器的一个端子。
第二半导体区ATV2可以包括多个沟道区T1c、T2c、T3-1c、T3-2c、T4-1c、T4-2c、T5c、T6c、T7c和T8c。第二半导体区ATV2是与图4中的第一导电层C1重叠的区，并且可以是限定晶体管的沟道区(或有源区)的区。
图4是用于解释第一导电层C1的平面图。
参考图4，像素电路PXCa可以包括第一导电层C1。第一导电层C1可以包括导电材料。例如，第一导电层C1可以包括银、包含银的合金、钼、包含钼的合金、铝、包含铝的合金、氮化铝、钨、氮化钨、铜、氧化铟锡和氧化铟锌等，并且这些可以单独使用或组合使用。
第一导电层C1可以包括第一栅电压线GW、第二栅电压线GI、第三栅电压线GB、第一发光控制桥电极BR1_EM和第一存储电极CSTE1。
第一栅电压可以被施加到第一栅电压线GW，第二栅电压可以被施加到第二栅电压线GI，并且第三栅电压可以被施加到第三栅电压线GB。
第一发光控制桥电极BR1_EM可以电连接到稍后更详细描述的发光控制线(图16和图17中的发光控制线EM)，并且相应地，发光控制信号可以被提供给第一发光控制桥电极BR1_EM。
第一导电层C1可以与半导体层ATV的第二半导体区ATV2重叠。具体地，第一存储电极CSTE1可以与第一沟道区T1c重叠，第一栅电压线GW可以与第二沟道区T2c和第一子沟道区T3-1c和第二子道区T3-2c重叠，第二栅电压线GI可以与第三子沟道区T4-1c和第四子沟道区T4-2c重叠，第一发光控制桥电极BR1_EM可以与第五沟道区T5c和第六沟道区T6c重叠，并且第三栅电压线GB可以与第七沟道区T7c和第八沟道区T8c重叠。相应地，第一导电层C1可以限定晶体管的栅电极。第一导电层C1可以在掺杂半导体层ATV的工艺中用作掩模。
图5和图6是用于解释底部金属电极BML、半导体层ATV和第一导电层C1的平面图。
参考图2至图6，半导体层ATV可以位于底部金属电极BML上，并且第一导电层C1可以位于半导体层ATV上。
底部金属电极BML、半导体层ATV和第一导电层C1可以限定参考图1描述的晶体管T1、T2、T3、T4、T5、T6、T7和T8以及附加稳定电容器CSA。在下文中，将描述由底部金属电极BML、半导体层ATV和第一导电层C1限定的晶体管T1、T2、T3、T4、T5、T6、T7和T8以及附加稳定电容器CSA。
驱动晶体管T1可以由第一存储电极CSTE1以及半导体层ATV的第一沟道区T1c、第一区A1和第二区A2限定。
具体地，第一存储电极CSTE1可以限定驱动晶体管T1的栅电极，并且第一沟道区T1c可以是驱动晶体管T1的沟道区。另外，与第一沟道区T1c邻近的第一区A1可以是驱动晶体管T1的输入端子，并且与第一沟道区T1c邻近的第二区A2可以是驱动晶体管T1的输出端子。
开关晶体管T2可以由第一栅电压线GW以及半导体层ATV的第二沟道区T2c、第一区A1和第三区A3限定。
具体地，第一栅电压线GW可以限定开关晶体管T2的栅电极，并且第二沟道区T2c可以是开关晶体管T2的沟道区。另外，与第二沟道区T2c邻近的第三区A3可以是开关晶体管T2的输入端子，并且与第二沟道区T2c邻近的第一区A1可以是开关晶体管T2的输出端子。
第一子晶体管T3-1和第二子晶体管T3-2可以由第一栅电压线GW、第二底部金属电极BML2以及半导体层ATV的第一子沟道区T3-1c、第二子沟道区T3-2c、第二区A2、第四区A4和第一公共区ATV_T3c限定。
第一栅电压线GW可以限定第一子晶体管T3-1的顶栅电极和第二子晶体管T3-2的顶栅电极。根据一些实施例，当第一子晶体管T3-1和第二子晶体管T3-2中的每一个是双栅晶体管时，第二底部金属电极BML2可以限定第一子晶体管T3-1的底栅电极和第二子晶体管T3-2的底栅电极。
第一子沟道区T3-1c可以是第一子晶体管T3-1的沟道区，并且第二子沟道区T3-2c可以是第二子晶体管T3-2的沟道区。
与第一子沟道区T3-1c邻近的第四区A4可以是第一子晶体管T3-1的输出端子，并且与第二子沟道区T3-2c邻近的第二区A2可以是第二子晶体管T3-2的输入端子。
另外，在第一公共区ATV_T3c中，与第一子沟道区T3-1c邻近的区可以是第一子晶体管T3-1的输入端子，并且与第二子沟道区T3-2c邻近的区可以是第二子晶体管T3-2的输出端子。换言之，第一公共区ATV_T3c可以限定第一子晶体管T3-1的输入端子和第二子晶体管T3-2的输出端子中的每一个。第一公共区ATV_T3c还可以用作将第一子晶体管T3-1的输入端子和第二子晶体管T3-2的输出端子彼此电连接的电极(或信号线)。
第三子晶体管T4-1和第四子晶体管T4-2可以由第二栅电压线GI以及半导体层ATV的第三子沟道区T4-1c、第四子沟道区T4-2c、第N区A5(N)、第四区A4和第二公共区ATV_T4c限定。
第二栅电压线GI可以限定第三子晶体管T4-1的栅电极和第四子晶体管T4-2的栅电极，第三子沟道区T4-1c可以是第三子晶体管T4-1的沟道区，并且第四子沟道区T4-2c可以是第四子晶体管T4-2的沟道区。
与第三子沟道区T4-1c邻近的第四区A4可以是第三子晶体管T4-1的输出端子，并且与第四子沟道区T4-2c邻近的第N区A5(N)可以是第四子晶体管T4-2的输入端子。
另外，在第二公共区ATV_T4c中，与第三子沟道区T4-1c邻近的区可以是第三子晶体管T4-1的输入端子，并且与第四子沟道区T4-2c邻近的区可以是第四子晶体管T4-2的输出端子。换言之，第二公共区ATV_T4c可以限定第三子晶体管T4-1的输入端子和第四子晶体管T4-2的输出端子中的每一个。另外，第二公共区ATV_T4c还可以用作将第三子晶体管T4-1的输入端子和第四子晶体管T4-2的输出端子彼此电连接的电极(或信号线)。
第一发光控制晶体管T5可以由第一发光控制桥电极BR1_EM以及半导体层ATV的第五沟道区T5c、第六区A6和第一区A1限定。
具体地，第一发光控制桥电极BR1_EM可以限定第一发光控制晶体管T5的栅电极，并且第五沟道区T5c可以是第一发光控制晶体管T5的沟道区。另外，与第五沟道区T5c邻近的第六区A6可以是第一发光控制晶体管T5的输入端子，并且与第五沟道区T5c邻近的第一区A1可以是第一发光控制晶体管T5的输出端子。
第二发光控制晶体管T6可以由第一发光控制桥电极BR1_EM以及半导体层ATV的第六沟道区T6c、第二区A2和第七区A7限定。
具体地，第一发光控制桥电极BR1_EM可以限定第二发光控制晶体管T6的栅电极，并且第六沟道区T6c可以是第二发光控制晶体管T6的沟道区。另外，与第六沟道区T6c邻近的第二区A2可以是第二发光控制晶体管T6的输入端子，并且与第六沟道区T6c邻近的第七区A7可以是第二发光控制晶体管T6的输出端子。
如以上描述的，第一发光控制桥电极BR1_EM可以同时与半导体层ATV的第五沟道区T5c和第六沟道区T6c重叠。相应地，第一发光控制桥电极BR1_EM可以限定第一发光控制晶体管T5的栅电极和第二发光控制晶体管T6的栅电极中的每一个。
二极管初始化晶体管T7可以由第三栅电压线GB以及半导体层ATV的第七沟道区T7c、第N+1区A5(N+1)和第七区A7限定。
例如，第三栅电压线GB可以限定二极管初始化晶体管T7的栅电极，并且第七沟道区T7c可以是二极管初始化晶体管T7的沟道区。另外，与第七沟道区T7c邻近的第N+1区A5(N+1)可以是二极管初始化晶体管T7的输入端子，并且与第七沟道区T7c邻近的第七区A7可以是二极管初始化晶体管T7的输出端子。
偏置晶体管T8可以由第三栅电压线GB以及导体层ATV的第八沟道区T8c、第八区A8和第九区A9限定。
例如，第三栅电压线GB可以限定偏置晶体管T8的栅电极，并且第八沟道区T8c可以是偏置晶体管T8的沟道区。另外，与第八沟道区T8c邻近的第九区A9可以是偏置晶体管T8的输入端子，并且与第八沟道区T8c邻近的第八区A8可以是偏置晶体管T8的输出端子。
如以上描述的，第三栅电压线GB可以同时与半导体层ATV的第七沟道区T7c和第八沟道区T8c重叠。相应地，第三栅电压线GB可以限定二极管初始化晶体管T7的栅电极和偏置晶体管T8的栅电极中的每一个。
附加稳定电容器CSA可以由第一底部金属电极BML1以及半导体层ATV的第一公共区ATV_T3c限定。这将在稍后参考图10被描述。
如以上描述的，底部金属电极BML、半导体层ATV和第一导电层C1可以限定晶体管T1、T2、T3、T4、T5、T6、T7和T8。半导体层ATV的第一区A1还可以用作将两个不同的晶体管彼此电连接的电极(或信号线)。
例如，半导体层ATV的第一区A1可以用作将驱动晶体管T1的输入端子、开关晶体管T2的输出端子和第一发光控制晶体管T5的输出端子彼此电连接的电极。
对于另一示例，半导体层ATV的第二区A2可以用作将驱动晶体管T1的输出端子、第二子晶体管T3-2的输入端子和第二发光控制晶体管T6的输入端子彼此电连接的电极。
对于又一示例，半导体层ATV的第七区A7可以用作将第二发光控制晶体管T6的输出端子和二极管初始化晶体管T7的输出端子彼此电连接的电极，并且半导体层ATV的第四区A4可以用作将第一子晶体管T3-1的输出端子和第三子晶体管T4-1的输出端子彼此电连接的电极。
图7是沿图6的线I-I'和II-II'截取的截面图。
参考图7，根据本公开的一些实施例的显示装置可以包括基板SUB、第一绝缘层IL1、第二绝缘层IL2、第三绝缘层IL3和第四绝缘层IL4。
基板SUB可以包括玻璃、石英和蓝宝石等。第一绝缘层IL1、第二绝缘层IL2、第三绝缘层IL3和第四绝缘层IL4可被顺序层叠在基板SUB上。
第一至第四绝缘层IL1、IL2、IL3和IL4中的每一个可以包括无机绝缘材料。例如，第一至第四绝缘层IL1、IL2、IL3和IL4中的每一个可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪等，并且这些可以单独使用或组合使用。另外，第一至第四绝缘层IL1、IL2、IL3和IL4中的每一个可以具有包括以上描述的材料中的至少一种的单层或多层结构。
底部金属电极BML可以位于第一绝缘层IL1上，并且第二绝缘层IL2可以覆盖底部金属电极BML。例如，如图7中所示，第二底部金属电极BML2可以位于第一绝缘层IL1上，并且第二绝缘层IL2可以覆盖第二底部金属电极BML2。
半导体层ATV可以位于第二绝缘层IL2上，并且第三绝缘层IL3可以覆盖半导体层ATV。
第一导电层C1可以位于第三绝缘层IL3上，并且第四绝缘层IL4可以覆盖第一导电层C1。例如，如图7中所示，第一栅电压线GW可以位于第三绝缘层IL3上，并且第四绝缘层IL4可以覆盖第一栅电压线GW。
第二底部金属电极BML2、半导体层ATV以及第一栅电压线GW可以限定各自具有双栅结构的第一子晶体管T3-1和第二子晶体管T3-2。第二底部金属电极BML2可以与半导体层ATV的第一子沟道区T3-1c和第二子沟道区T3-2c重叠，从而可以限定第一子晶体管T3-1和第二子晶体管T3-2的各自的底栅电极，并且第一栅电压线GW可以与半导体层ATV的第一子沟道区T3-1c和第二子沟道区T3-2c重叠，从而可以限定第一子晶体管T3-1和第二子晶体管T3-2的各自的顶栅电极。
相应地，第一子晶体管T3-1和第二子晶体管T3-2中的每一个具有双栅结构，从而可以相对恒定地保持第一子晶体管T3-1和第二子晶体管T3-2的各自的电压电平。相应地，可以减少第一子晶体管T3-1和第二子晶体管T3-2中的泄漏电流，并且可以改善显示装置的低频特性。
图8是用于解释第二导电层C2的平面图。
参考图8，像素电路PXCa可以包括第二导电层C2。第二导电层C2可以包括导电材料。例如，第二导电层C2可以包括银、包含银的合金、钼、包含钼的合金、铝、包含铝的合金、氮化铝、钨、氮化钨、铜、氧化铟锡和氧化铟锌等，并且这些可以单独使用或组合使用。
第二导电层C2可以包括第一稳定电极CS1E、偏置电压线VBIAS和第二存储电极CSTE2。
偏置电压可以被施加到偏置电压线VBIAS。偏置电压线VBIAS可以包括在第N行的像素电路中包括的第N偏置电压线VBIAS(N)和在第N+1行的像素电路中包括的第N+1偏置电压线VBIAS(N+1)。
图9是用于解释底部金属电极BML、半导体层ATV、第一导电层C1和第二导电层C2的平面图。
参考图9，第二导电层C2可以位于底部金属电极BML、半导体层ATV和第一导电层C1上。
第一稳定电极CS1E可以与半导体层ATV的限定第一子晶体管T3-1的输入端子和第二子晶体管T3-2的输出端子的第一公共区ATV_T3c重叠，从而限定附加稳定电容器CSA。这将在稍后参考图10被描述。
第N偏置电压线VBIAS(N)可以与半导体层ATV的限定第三子晶体管T4-1的输入端子和第四子晶体管T4-2的输出端子的第二公共区ATV_T4c重叠，从而限定第二稳定电容器CS2。这将在稍后参考图10被描述。
第二存储电极CSTE2可以与第一存储电极CSTE1重叠，从而限定存储电容器CST。第一存储电极CSTE1可以限定存储电容器CST的第一端子，并且第二存储电极CSTE2可以限定存储电容器CST的第二端子。如图9中所示，第二存储电极CSTE2可以限定用于使第一存储电极CSTE1的一部分暴露的开口。
图10是沿图9的线III-III'和IV-IV'截取的截面图。
参考图10，第五绝缘层IL5可以位于第四绝缘层IL4上。第五绝缘层IL5可以包括无机绝缘材料。例如，第五绝缘层IL5可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪等，并且这些可以单独使用或组合使用。另外，第五绝缘层IL5可以具有包括以上描述的材料中的至少一种的单层或多层结构。
第二导电层C2可以位于第四绝缘层IL4上，并且第五绝缘层IL5可以覆盖第二导电层C2。例如，如图10中所示，第一稳定电极CS1E和第N偏置电压线VBIAS(N)可以位于第四绝缘层IL4上，并且第五绝缘层IL5可以覆盖第一稳定电极CS1E和第N偏置电压线VBIAS(N)。
第一底部金属电极BML1可以与半导体层ATV的第一公共区ATV_T3c重叠，从而限定附加稳定电容器CSA。半导体层ATV的第一公共区ATV_T3c可以限定附加稳定电容器CSA的第一端子，并且第一底部金属电极BML1可以限定附加稳定电容器CSA的第二端子。
第一稳定电极CS1E可以与半导体层ATV的第一公共区ATV_T3c重叠，从而限定第一稳定电容器CS1。半导体层ATV的第一公共区ATV_T3c可以限定第一稳定电容器CS1的第一端子，并且第一稳定电极CS1E可以限定第一稳定电容器CS1的第二端子。
第N偏置电压线VBIAS(N)可以与半导体层ATV的第二公共区ATV_T4c重叠，从而限定第二稳定电容器CS2。半导体层ATV的第二公共区ATV_T4c可以限定第二稳定电容器CS2的第一端子，并且第N偏置电压线VBIAS(N)可以限定第二稳定电容器CS2的第二端子。
图11是用于解释第三导电层C3的平面图。
参考图11，像素电路PXCa可以包括第三导电层C3。第三导电层C3可以包括导电材料。例如，第三导电层C3可以包括银、包含银的合金、钛、包含钛的合金、钼、包含钼的合金、铝、包含铝的合金、氮化铝、钨、氮化钨、铜、氧化铟锡和氧化铟锌等，并且这些可以单独使用或组合使用。另外，第三导电层C3可以具有包括以上描述的材料中的至少一种的单层或多层结构。
第三导电层C3可以包括初始化电压线VINT、第一垂直电力电压线ELVDD_V、二极管初始化电压线VAINT、第一连接电极CE1、第二连接电极CE2、第一像素桥电极BR1_PXE、第一偏置桥电极BR1_VBIAS、第二偏置桥电极BR2_VBIAS、第二发光控制桥电极BR2_EM以及第一数据桥电极BR1_DATA。
初始化电压可以被施加到初始化电压线VINT，第一电力电压可以被施加到第一垂直电力电压线ELVDD_V，并且二极管初始化电压可以被施加到二极管初始化电压线VAINT。
图12是用于解释底部金属电极BML、半导体层ATV、第一导电层C1、第二导电层C2和第三导电层C3的平面图。
参考图12，第三导电层C3可以位于底部金属电极BML、半导体层ATV、第一导电层C1和第二导电层C2上。
初始化电压线VINT可以与半导体层ATV的第N区A5(N)电接触。相应地，初始化电压线VINT可以将初始化电压提供给第四子晶体管T4-2的输入端子。
第一垂直电力电压线ELVDD_V可以与第二存储电极CSTE2电接触。相应地，第一垂直电力电压线ELVDD_V可以将第一电力电压提供给第二存储电极CSTE2。
另外，第一垂直电力电压线ELVDD_V可以与第一稳定电极CS1E和第一底部金属电极BML1中的每一个电接触。相应地，第一垂直电力电压线ELVDD_V可以将第一稳定电极CS1E和第一底部金属电极BML1彼此电连接，并且可以将第一电力电压提供给第一稳定电极CS1E和第一底部金属电极BML1中的每一个。这将在稍后参考图13被描述。
二极管初始化电压线VAINT可以与半导体层ATV的第N+1区A5(N+1)电接触。相应地，二极管初始化电压线VAINT可以将二极管初始化电压提供给二极管初始化晶体管T7的输入端子。
第一连接电极CE1可以与第一存储电极CSTE1和半导体层ATV的第四区A4电接触。相应地，第一连接电极CE1可以将第一存储电极CSTE1、第一子晶体管T3-1的输出端子和第三子晶体管T4-1的输出端子彼此电连接。
第二连接电极CE2可以与第一栅电压线GW和第二底部金属电极BML2中的每一个电接触。相应地，第二连接电极CE2可以将第一栅电压线GW和第二底部金属电极BML2彼此电连接。
第一像素桥电极BR1_PXE可以与半导体层ATV的第七区A7电接触。
第一偏置桥电极BR1_VBIAS可以与第N+1偏置电压线VBIAS(N+1)以及半导体层ATV的第九区A9中的每一个电接触。相应地，第一偏置桥电极BR1_VBIAS可以将第N+1偏置电压线VBIAS(N+1)和偏置晶体管T8的输入端子彼此电连接，并且偏置电压可以通过第一偏置桥电极BR1_VBIAS被提供给偏置晶体管T8的输入端子。
第二偏置桥电极BR2_VBIAS可以电连接到半导体层ATV的第一区A1和第八区A8中的每一个。相应地，第二偏置桥电极BR2_VBIAS可以将偏置晶体管T8的输出端子和驱动晶体管T1的输入端子彼此电连接，并且从偏置晶体管T8的输出端子输出的信号可以通过第二偏置桥电极BR2_VBIAS被提供给驱动晶体管T1的输入端子。
第二发光控制桥电极BR2_EM可以与第一发光控制桥电极BR1_EM电接触。
第一数据桥电极BR1_DATA可以与半导体层ATV的第三区A3电接触。
图13是沿图12的线V-V'截取的截面图。图14是沿图12的线VI-VI'截取的截面图。图15是沿图12的线VII-VII'截取的截面图。
参考图13至图15，第一有机绝缘层ILO1可以位于第五绝缘层IL5上，并且可以包括有机绝缘材料。例如，第一有机绝缘层ILO1可以包括丙烯酸树脂、甲基丙烯酸树脂、聚异戊二烯、乙烯基类树脂、环氧类树脂、聚氨酯类树脂、纤维素类树脂、硅氧烷类树脂、聚酰亚胺类树脂、聚酰胺类树脂或苝类树脂中的至少一种。
第三导电层C3可以位于第五绝缘层IL5上，并且第一有机绝缘层ILO1可以覆盖第三导电层C3。例如，如图13至图15中所示，第一垂直电力电压线ELVDD_V、第二连接电极CE2、第一偏置桥电极BR1_VBIAS和第二偏置桥电极BR2_VBIAS中的每一个可以位于第五绝缘层IL5上，并且第一有机绝缘层ILO1可以覆盖第一垂直电力电压线ELVDD_V、第二连接电极CE2、第一偏置桥电极BR1_VBIAS和第二偏置桥电极BR2_VBIAS中的每一个。
参考图13，第一垂直电力电压线ELVDD_V可以与第一底部金属电极BML1和第一稳定电极CS1E中的每一个电接触。相应地，第一垂直电力电压线ELVDD_V可以将第一底部金属电极BML1和第一稳定电极CS1E电连接。
第一电力电压被施加到第一垂直电力电压线ELVDD_V，使得第一电力电压可以被施加到第一底部金属电极BML1和第一稳定电极CS1E中的每一个。根据一些实施例，第一电力电压可以是恒定电压信号。相同的恒定电压信号可以被施加到第一底部金属电极BML1和第一稳定电极CS1E中的每一个。
参考图14，第二连接电极CE2可以与第二底部金属电极BML2和第一栅电压线GW中的每一个电接触。相应地，施加到第一栅电压线GW的第一栅电压可以被提供给第二底部金属电极BML2。
参考图15，第一偏置桥电极BR1_VBIAS可以与第N+1偏置电压线VBIAS(N+1)和半导体层ATV的第九区A9中的每一个电接触。相应地，施加到第N+1偏置电压线VIBAS(N+1)的偏置电压可以被提供给偏置晶体管T8的输入端子。
另外，第二偏置桥电极BR2_VBIAS可以与半导体层ATV的第一区A1和第八区A8中的每一个电接触。相应地，从偏置晶体管T8的输出端子输出的信号可以被提供给驱动晶体管T1的输入端子。
图16是用于解释第四导电层C4的平面图。
参考图16，像素电路PXCa可以包括第四导电层C4。第四导电层C4可以包括导电材料。例如，第四导电层C4可以包括银、包含银的合金、钛、包含钛的合金、钼、包含钼的合金、铝、包含铝的合金、氮化铝、钨、氮化钨、铜、氧化铟锡和氧化铟锌等，并且这些可以单独使用或组合使用。另外，第四导电层C4可以具有包括以上描述的材料中的至少一种的单层或多层结构。
第四导电层C4可以包括水平桥接线BRS_H、第三连接电极CE3、发光控制线EM、第一水平电力电压线ELVDD_H、第二数据桥电极BR2_DATA和第二像素桥电极BR1_PXE。
第一电力电压可以被施加到第一水平电力电压线ELVDD_H，并且发光控制信号可以被施加到发光控制线EM。
水平桥接线BRS_H可以包括在第N行的像素电路中包括的第N水平桥接线BRS_H(N)和在第N+1行的像素电路中包括的第N+1水平桥接线BRS_H(N+1)。
图17是用于解释底部金属电极BML、半导体层ATV、第一导电层C1、第二导电层C2、第三导电层C3和第四导电层C4的平面图。
参考图17，第四导电层C4可以位于底部金属电极BML、半导体层ATV、第一导电层C1、第二导电层C2和第三导电层C3上。
第三连接电极CE3可以与初始化电压线VINT电接触。根据一些实施例，第三连接电极CE3可以另外与在邻近的像素电路中包括的初始化电压线相接触。
图17示出了其中第三连接电极CE3与初始化电压线VINT电接触的实施例，然而，相反地，第三连接电极CE3可以与二极管初始化电压线VAINT而不是初始化电压线VINT电接触。第三连接电极CE3可以另外与在邻近的像素电路中包括的二极管初始化电压线相接触。
发光控制线EM可以与第二发光控制桥电极BR2_EM电接触。这将在稍后参考图18被描述。
第一水平电力电压线ELVDD_H可以与第一垂直电力电压线ELVDD_V电接触。
另外，当在平面图中观察时，第一水平电力电压线ELVDD_H可以与第一连接电极CE1重叠。相应地，第一水平电力电压线ELVDD_H屏蔽第一连接电极CE1，从而可以改善像素电路PXCa的稳定性。
第二数据桥电极BR2_DATA可以与第一数据桥电极BR1_DATA电接触。
第二像素桥电极BR2_PXE可以与第一像素桥电极BR1_PXE电接触。
图18是沿图17的线VIII-VIII'和IX-IX'截取的截面图。
参考图18，第二有机绝缘层ILO2可以位于第一有机绝缘层ILO1上，并且可以包括有机绝缘材料。例如，第二有机绝缘层ILO2可以包括丙烯酸树脂、甲基丙烯酸树脂、聚异戊二烯、乙烯基类树脂、环氧类树脂、聚氨酯类树脂、纤维素类树脂、硅氧烷类树脂、聚酰亚胺类树脂、聚酰胺类树脂或苝类树脂中的至少一种。
第四导电层C4可以位于第一有机绝缘层ILO1上，并且第二有机绝缘层ILO2可以覆盖第四导电层C4。例如，如图18中所示，发光控制线EM可以位于第一有机绝缘层ILO1上，并且第二有机绝缘层ILO2可以覆盖发光控制线EM。
发光控制线EM可以与第二发光控制桥电极BR2_EM电接触，并且第二发光控制桥电极BR2_EM可以与第一发光控制桥电极BR1_EM电接触。相应地，施加到发光控制线EM的发光控制信号可以通过第二发光控制桥电极BR2_EM被提供给第一发光控制桥电极BR1_EM。
参考图12、图17和图18，当在平面图中观察时，第一发光控制桥电极BR1_EM可以与第二偏置桥电极BR2_VBIAS间隔开。换言之，当在平面图中观察时，第一发光控制桥电极BR1_EM可以不与第二偏置桥电极BR2_VBIAS重叠。
相应地，在被提供给第一发光控制桥电极BR1_EM的发光控制信号与通过第二偏置桥电极BR2_VBIAS传递的信号(例如，从偏置晶体管T8的输出端子输出的信号)之间可以基本上不产生信号干扰。换言之，在被提供给第一发光控制桥电极BR1_EM的发光控制信号波动的时段期间，通过第二偏置桥电极BR2_VBIAS传递的信号可以基本上不波动。
同样，当在平面图中观察时，第二发光控制桥电极BR2_EM可以与第二偏置桥电极BR2_VBIAS间隔开。相应地，在被提供给第二发光控制桥电极BR2_EM的发光控制信号与通过第二偏置桥电极BR2_VBIAS传递的信号之间可以基本上不产生信号干扰。
参考图17和图18，根据一些实施例，当在平面图中观察时，发光控制线EM可以与第二发光控制桥电极BR2_EM重叠。然而，在被施加到发光控制线EM的发光控制信号与通过第二偏置桥电极BR2_VBIAS传递的信号之间可以基本上不产生信号干扰。
具体地，第一有机绝缘层ILO1可以位于发光控制线EM与第二发光控制桥电极BR2_EM之间，并且第一有机绝缘层ILO1可以具有相对大的厚度。例如，第一有机绝缘层ILO1的厚度可以大于第三绝缘层IL3的厚度、第四绝缘层IL4的厚度和第五绝缘层IL5的厚度之和。
发光控制线EM的底表面与第二偏置桥电极BR2_VBIAS的顶表面之间的分开距离可以相对大。相应地，在被施加到发光控制线EM的发光控制信号与通过第二偏置桥电极BR2_VBIAS传递的信号之间可以基本上不产生信号干扰。
相反地，第四绝缘层IL4和第五绝缘层IL5可以位于第一发光控制桥电极BR1_EM与第二偏置桥电极BR2_VBIAS之间，并且第四绝缘层IL4与第五绝缘层IL5中的每一个可以具有相对小的厚度。例如，第四绝缘层IL4的厚度和第五绝缘层IL5的厚度之和可以小于第一有机绝缘层ILO1的厚度。
第一发光控制桥电极BR1_EM的顶表面与第二偏置桥电极BR2_VBIAS的底表面之间的分开距离可以小于发光控制线EM的底表面与第二发光控制桥电极BR2_EM的顶表面之间的分开间距。相应地，当第一发光控制桥电极BR1_EM和第二偏置桥电极BR2_VBIAS被布置为在平面图中彼此重叠时，在被提供给第一发光控制桥电极BR1_EM的发光控制信号与通过第二偏置桥电极BR2_VBIAS传递的信号之间可能产生信号干扰。
图17和图18示出了其中当在平面图中观察时发光控制线EM与第二发光控制桥电极BR2_EM重叠的实施例，然而，本公开不限于此。例如，当在平面图中观察时，发光控制线EM可以不与第二发光控制桥电极BR2_EM重叠。
图19是用于解释第五导电层C5的平面图。
参考图19，像素电路PXCa可以包括第五导电层C5。第五导电层C5可以包括导电材料。例如，第五导电层C5可以包括银、包含银的合金、钛、包含钛的合金、钼、包含钼的合金、铝、包含铝的合金、氮化铝、钨、氮化钨、铜、氧化铟锡和氧化铟锌等，并且这些可以单独使用或组合使用。另外，第五导电层C5可以具有包括以上描述的材料中的至少一种的单层或多层结构。
第五导电层C5可以包括数据电压线DATA和垂直桥接线BRS_V。数据电压可以被施加到数据电压线DATA。
图20是用于解释底部金属电极BML、半导体层ATV、第一导电层C1、第二导电层C2、第三导电层C3、第四导电层C4和第五导电层C5的平面图。
参考图20，第五导电层C5可以位于底部金属电极BML、半导体层ATV、第一导电层C1、第二导电层C2、第三导电层C3和第四导电层C4上。
数据电压线DATA可以与第二数据桥电极BR2_DATA电接触。因此，被施加到数据电压线DATA的数据电压可以通过第二数据桥电极BR2_DATA和第一数据桥电极BR1_DATA被提供给开关晶体管T2的输入端子。
根据一些实施例，垂直桥接线BRS_V或水平桥接线BRS_H可以与数据电压线DATA电接触，或者垂直桥接线BRS_V可以与水平桥接线BRS_H电接触。因此，被施加到数据电压线DATA的数据电压可以通过垂直桥接线BRS_V和/或水平桥接线BRS_H被传输到各种路径。
例如，数据电压线DATA可以与水平桥接线BRS_H电接触，并且水平桥接线BRS_H可以另外与在行方向上与像素电路PXCa间隔开的第M行的像素电路中包括的数据线相接触。相应地，相同的数据电压可以被施加到数据电压线DATA以及在第M行的像素电路中包括的数据线。相应地，垂直桥接线BRS_V和水平桥接线BRS_H可以用于提供各种路径，从而相同的数据电压可以被施加到在像素电路PXCa中包括的数据电压线DATA和在与像素电路PXCa间隔开的其他像素电路中包括的数据线。
图21是用于解释根据本公开的一些实施例的显示装置中包括的像素的电路图。
参考图21，根据本公开的一些实施例的显示装置可以包括像素PXb。像素PXb可以被限定为用于发光的最小单位，并且可以包括像素电路PXCb和发光二极管DIOD。
发光二极管DIOD可以与参考图1描述的发光二极管DIOD基本上相同。另外，像素电路PXCb可以与参考图1描述的像素电路PXCa基本上类似。具体地，除了二极管晶体管T3的结构之外，像素电路PXCb可以与参考图1描述的像素电路PXCa基本上相同。相应地，在下文中，将省略重复的描述。
第一子晶体管T3-1和第二子晶体管T3-2中的每一个可以仅具有一个栅电极。换言之，第一子晶体管T3-1和第二子晶体管T3-2中的每一个可以不是双栅结构。
图22至图24是用于解释图21的像素的视图。图22是用于解释底部金属电极BML'的平面图。图23是用于解释底部金属电极BML'、半导体层ATV和第一导电层C1的平面图。图24是沿图23的线X-X'和XI-XI'截取的截面图。
参考图22至图24，像素电路PXCb可以包括底部金属电极BML'、半导体层ATV和第一导电层C1。另外，根据一些实施例，像素电路PXCb可以包括第二导电层C2、第三导电层C3、第四导电层C4和第五导电层C5。换言之，除了底部金属电极BML'之外，像素电路PXCb可以与参考图2至图20描述的像素电路PXCa包括基本上相同的配置。相应地，将省略重复的描述。
底部金属电极BML'可以包括第一底部金属电极BML1。换言之，底部金属电极BML'可以具有其中从参考图2描述的底部金属电极BML省略第二底部金属电极BML2的结构。在像素电路PXCb中包括的第一子晶体管T3-1和第二子晶体管T3-2中的每一个可以是仅包括由第一栅电压线GW限定的顶栅电极的单栅晶体管。
另外，在像素电路PXCb中包括的第三导电层C3中，可以省略用于将第二底部金属电极BML2和第一栅电压线GW彼此电连接的第二连接电极CE2。
图25是用于解释根据本公开的一些实施例的显示装置中包括的像素的电路图。
参考图25，根据本公开的一些实施例的显示装置可以包括像素PXc。像素PXc可以被限定为用于发光的最小单位，并且可以包括像素电路PXCc和发光二极管DIOD。
发光二极管DIOD可以与参考图1描述的发光二极管DIOD基本上相同。另外，像素电路PXCc可以与参考图1描述的像素电路PXCa基本上类似。具体地，除省略了附加稳定电容器CSA之外，像素电路PXCc可以与参考图1描述的像素电路PXCa基本上相同。相应地，在下文中，将省略重复的描述。
图26至图28是用于解释图25的像素的视图。图26是用于解释底部金属电极BML”的平面图。图27是用于解释底部金属电极BML”、半导体层ATV和第一导电层C1的平面图。图28是沿图27的线XII-XII'和XIII-XIII'截取的截面图。
参考图26至图28，像素电路PXCc可以包括底部金属电极BML”、半导体层ATV、第一导电层C1和第二导电层C2。另外，根据一些实施例，像素电路PXCc可以包括第三导电层C3、第四导电层C4和第五导电层C5。换言之，除了底部金属电极BML”之外，像素电路PXCc可以与参考图2至图20描述的像素电路PXCa包括基本上相同的配置。相应地，将省略重复的描述。
此外，根据一些实施例，像素电路PXCc可以不包括第二导电层C2。换言之，除了第二导电层C2和底部金属电极BML”之外，像素电路PXCc可以与参考图22至图24描述的像素电路PXCb包括基本上相同的配置。
底部金属电极BML”可以包括第二底部金属电极BML2。换言之，底部金属电极BML”可以具有其中从参考图2描述的底部金属电极BML省略第一底部金属电极BML1的结构。像素电路PXCc可以不包括附加稳定电容器CSA。
另外，在像素电路PXCc中包括的第三导电层C3中，第一垂直电力电压线ELVDD_V可以与第二存储电极CSTE2和第一稳定电极CS1E中的每一个电接触。
尽管已经参考本公开的实施例描述了显示装置，但是对本领域普通技术人员将显而易见的是，可以在本公开中进行各种修改和改变，而不脱离权利要求及其等同物的范围和领域。
根据本公开的实施例的显示装置可以应用于各种电子设备。例如，根据本公开的实施例的显示装置可以应用于在计算机、智能电话、智能平板和平板计算机等中包括的显示装置。

Claims (10)

1.一种显示装置，包括：
发光二极管；
驱动晶体管，被配置为将驱动电流传输到所述发光二极管；
偏置晶体管，包括电连接到偏置电压线的输入端子；
第一发光控制晶体管，包括电连接到所述驱动晶体管的输入端子的输出端子和被配置为接收发光控制信号的栅电极；
第二发光控制晶体管，包括电连接到所述驱动晶体管的输出端子的输入端子和被配置为接收所述发光控制信号的栅电极；
偏置桥电极，与所述偏置晶体管的输出端子和所述驱动晶体管的所述输入端子中的每一个电接触；以及
第一发光控制桥电极，被配置为接收所述发光控制信号，限定所述第一发光控制晶体管的所述栅电极和所述第二发光控制晶体管的所述栅电极，并且当在平面图中观察时与所述偏置桥电极间隔开。
2.根据权利要求1所述的显示装置，进一步包括：
第二发光控制桥电极，在截面图中在所述第一发光控制桥电极上，并且与所述第一发光控制桥电极电接触；
发光控制线，当在所述截面图中观察时在所述第二发光控制桥电极上，与所述第二发光控制桥电极电接触，并且被施加有所述发光控制信号；
至少一个无机绝缘层，在所述截面图中在所述第二发光控制桥电极与所述第一发光控制桥电极之间；以及
至少一个有机绝缘层，在所述截面图中在所述发光控制线与所述第二发光控制桥电极之间，其中
在所述截面图中所述发光控制线的底表面与所述第二发光控制桥电极的顶表面之间的距离大于在所述截面图中所述第二发光控制桥电极的底表面与所述第一发光控制桥电极的顶表面之间的距离，其中
所述第二发光控制桥电极在所述平面图中与所述偏置桥电极间隔开，其中
所述第二发光控制桥电极与所述偏置桥电极在同一层上。
3.根据权利要求1所述的显示装置，进一步包括：二极管晶体管，所述二极管晶体管包括：
第一子晶体管，具有连接到所述驱动晶体管的栅电极的输出端子；以及
第二子晶体管，具有连接到所述第一子晶体管的输入端子的输出端子和连接到所述驱动晶体管的所述输出端子的输入端子。
4.根据权利要求3所述的显示装置，进一步包括：
第一稳定电极，与半导体层的用于限定所述第一子晶体管的所述输入端子和所述第二子晶体管的所述输出端子中的每一个的第一公共区重叠，从而限定第一稳定电容器；
第一底部金属电极，与所述半导体层的用于限定所述第一子晶体管的所述输入端子和所述第二子晶体管的所述输出端子中的每一个的所述第一公共区重叠，从而限定附加稳定电容器，其中
所述第一稳定电极在截面图中在所述半导体层的所述第一公共区上方，并且所述第一底部金属电极在所述截面图中在所述半导体层的所述第一公共区下方，其中
所述第一稳定电极和所述第一底部金属电极彼此电连接，并且相同的信号被施加到所述第一稳定电极和所述第一底部金属电极，其中
被施加到所述第一稳定电极和所述第一底部金属电极的所述信号包括恒定电压信号。
5.根据权利要求3所述的显示装置，其中，所述第一子晶体管和所述第二子晶体管中的每一个包括包含顶栅电极和底栅电极的双栅晶体管，其中
所述显示装置进一步包括：
第一栅电压线，限定所述第一子晶体管的顶栅电极和所述第二子晶体管的顶栅电极；以及
第二底部金属电极，限定所述第一子晶体管的底栅电极和所述第二子晶体管的底栅电极，其中
所述第一栅电压线和所述第二底部金属电极彼此电连接，并且所述第二底部金属电极被配置为从所述第一栅电压线接收第一栅电压。
6.根据权利要求1所述的显示装置，进一步包括：
驱动初始化晶体管，包括第三子晶体管和第四子晶体管，所述第三子晶体管具有连接到所述驱动晶体管的栅电极的输出端子，所述第四子晶体管具有连接到所述第三子晶体管的输入端子的输出端子和连接到初始化电压线的输入端子，其中
所述偏置电压线与半导体层的用于限定所述第三子晶体管的所述输入端子和所述第四子晶体管的所述输出端子中的每一个的第二公共区重叠，从而限定第二稳定电容器。
7.一种显示装置，包括：
发光二极管；
驱动晶体管，被配置为将驱动电流传输到所述发光二极管；
偏置晶体管，包括电连接到偏置电压线的输入端子；
第一发光控制晶体管，包括电连接到所述驱动晶体管的输入端子的输出端子和被配置为接收发光控制信号的栅电极；
第二发光控制晶体管，包括电连接到所述驱动晶体管的输出端子的输入端子和被配置为接收所述发光控制信号的栅电极；
二极管晶体管，包括第一子晶体管和第二子晶体管，所述第一子晶体管具有连接到所述驱动晶体管的栅电极的输出端子，所述第二子晶体管具有连接到所述第一子晶体管的输入端子的输出端子和连接到所述驱动晶体管的所述输出端子的输入端子；以及
第一底部金属电极，与半导体层的用于限定所述第一子晶体管的所述输入端子和所述第二子晶体管的所述输出端子中的每一个的第一公共区重叠，从而限定附加稳定电容器。
8.根据权利要求7所述的显示装置，进一步包括：
第一稳定电极，与所述半导体层的用于限定所述第一子晶体管的所述输入端子和所述第二子晶体管的所述输出端子中的每一个的所述第一公共区重叠，从而限定第一稳定电容器。
9.根据权利要求7或8所述的显示装置，其中，所述第一子晶体管和所述第二子晶体管中的每一个包括包含顶栅电极和底栅电极的双栅晶体管，其中
所述显示装置进一步包括：
第一栅电压线，限定所述第一子晶体管的顶栅电极和所述第二子晶体管的顶栅电极；以及
第二底部金属电极，限定所述第一子晶体管的底栅电极和所述第二子晶体管的底栅电极，并且电连接到所述第一栅电压线，其中
所述第一底部金属电极和所述第二底部金属电极在同一层上，其中
所述第一底部金属电极和所述第二底部金属电极中的每一个在截面图中在所述半导体层下方，并且所述第一底部金属电极和所述第二底部金属电极在平面图中彼此间隔开。
10.一种显示装置，包括：
发光二极管；
驱动晶体管，被配置为将驱动电流传输到所述发光二极管；
偏置晶体管，包括电连接到偏置电压线的输入端子；
第一发光控制晶体管，包括电连接到所述驱动晶体管的输入端子的输出端子和被配置为接收发光控制信号的栅电极；
第二发光控制晶体管，包括电连接到所述驱动晶体管的输出端子的输入端子和被配置为接收所述发光控制信号的栅电极；
二极管晶体管，包括第一子晶体管和第二子晶体管，所述第一子晶体管具有连接到所述驱动晶体管的栅电极的输出端子，所述第二子晶体管具有连接到所述第一子晶体管的输入端子的输出端子和连接到所述驱动晶体管的所述输出端子的输入端子；
第一栅电压线，限定所述第一子晶体管的顶栅电极和所述第二子晶体管的顶栅电极；以及
第二底部金属电极，限定所述第一子晶体管的底栅电极和所述第二子晶体管的底栅电极。
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