CN1909374B - 用于扩展时钟串的频谱的方法和数字电路 - Google Patents

用于扩展时钟串的频谱的方法和数字电路 Download PDF

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Abstract

本发明公开了一种对用于低功率/管芯面积的时钟频谱扩展(抖动)的全数字实现。被配置用于扩展时钟串频谱的数字电路包括被配置为生成时钟串的时钟，被配置为利用在时间上变化的分频器值来对该时钟串的频率进行分频以调制该时钟串并生成抖动时钟串的可变分频器。该电路还包括第一累加器和第二累加器，第一累加器被配置为将抖动时钟串累加来生成频率调制波形，第二累加器被配置为将频率调制波形累加来生成相位调制信号。该电路还包括相位值计算器和闭环控制电路，相位计算器被配置为基于相位调制信号来计算在时间上变化的分频器值，闭环控制电路被配置为跟踪对抖动时钟串的调制并对其进行滤波来生成第二时钟串，该第二时钟串是之前提到的时钟串的扩展频谱。

Description

用于扩展时钟串的频谱的方法和数字电路
技术领域
本发明一般地涉及集成电路，更具体地说，涉及对数字电路中的时钟频谱的数字扩展。
背景技术
对时钟频谱的扩展一般包括在某一频率范围上对时钟脉冲的功率的扩展。图1是第一时钟串100和扩频时钟串105的简化示意图。扩频时钟串105中的脉冲是可从第一时钟串100中的时钟脉冲生成的扩频脉冲。扩频脉冲的时钟边沿如图1中的箭头所示向内和外移动。扩频时钟串一般是针对下述应用生成的，在所述应用中，抖动敏感性一般较低，并且/或者期望降低时钟脉冲的峰值功率。
配置用于扩展时钟串的频谱的传统电路通常包括数字和模拟电路二者，这些电路一般包括数字调制器和模拟相位内插器。数字调制器被配置为接收来自时钟发生器的时钟串(例如，第一时钟串)。时钟串可以是数字时钟串。数字调制器可被配置为利用抖动调谐波形(ditheringwaveform)来生成抖动波形，从而对时钟串进行调制。抖动波形然后可以被传送到模拟相位内插器，模拟相位内插器被配置为对抖动波形进行相位内插。基于抖动波形的相位内插，模拟相位内插器被配置为生成和输出扩频时钟串。
这些被配置用于扩展时钟串的频谱的传统电路具有许多内在缺点，对于低功率电路应用尤其如此。例如，被配置为调制时钟串的典型的数字调制器一般工作在该时钟串的时钟频率上，该时钟频率一般是相对较高的自由运行时钟(例如，由晶体振荡器产生的)的频率。由于传统的数字调制器被配置为工作在自由运行时钟频率上，所以这些数字调制器会吸引相对较高的电流。
不仅这些传统电路中包括的数字调制器一般吸引相对较高的电流，而且这些传统电路中包括的模拟相位内插器一般也吸引相对较高的电流。例如，模拟相位内插器可能吸引与数字调制器一样多的电流。此外，由于这些传统电路一般包括模拟器件(即，模拟相位内插器)，所以扩频时钟脉冲的形状和这些时钟脉冲的功率减少量一般受模拟相位内插器的线性特性限制。设计和制造具有相对较高线性度的模拟相位内插器成本较高，并且相对较大。另外，由于这些传统电路通常既包括数字电路又包括模拟电路，所以这些传统电路会占用相对较多的管芯空间，这会使这些电路的制造成本较高。
因此，需要被配置用于扩展时钟串的频谱的新电路，这些新电路与被配置为提供这种功能的传统电路相比吸引相对更少的电流，并且占用比传统电路相对更少的管芯面积。
对相关申请的交叉引用
本申请要求以下申请的优先权：2005年8月1日提交的题为“ALLDIGITAL IMPLEMENTATION OF CLOCK SPECTRUM SPREADING(DITHER)FOR LOW POWER/DIE AREA”的美国临时专利申请No.60/704,510；2005年9月30日提交的题为“ALL DIGITALIMPLEMENTATION OF CLOCK SPECTRUM SPREADING(DITHER)FORLOW POWER/DIE AREA”的美国临时专利申请No.60/722,731；以及2005年10月6日提交的题为“ALL DIGITAL IMPLEMENTATION OFCLOCK SPECTRUM SPREADING(DITHER)FOR LOW POWER/DIEAREA”的美国专利申请No.11/246,328，所有这些申请的公开都整体上通过引用结合于此。
发明内容
因此，本发明的实施例提供了用于调节时钟串，尤其用于扩展时钟串的频谱的电路、方法、装置、控制电路的代码、代码和/或装置。
本发明的示例性实施例包括用于扩展时钟频谱的装置，更具体地说，包括：用于基于频率调制波形生成相位值的装置；以及利用分频器值对时钟串的频率进行分频来生成利用所述相位值相位调制后的抖动时钟串的装置，其中该分频器值包括固定值加上所述相位值。示例性实施例还包括用于对抖动时钟串进行累加来生成频率调制波形的装置；以及用于将频率调制波形进行累加来生成相位调制信号并且基于该相位调制信号生成相位值的装置。示例性实施例还包括跟踪和锁定对抖动时钟串的调制的装置。示例性实施例还包括用于通过跟踪对抖动时钟串的调制并且对该抖动时钟串进行滤波，从而生成扩频时钟串的装置，所述扩频时钟串是对所述时钟串的频谱扩展。频率调制波形是周期性的或准周期性的。频率调制波形是三角波。频率调制波形是数字信号。时钟串是数字时钟串。抖动时钟串是数字时钟串。相位值与频率调制波形距该频率调制波形的中心的偏离成正比。示例性实施例还包括用于将抖动时钟串的频率乘以一个乘数值的装置。扩频时钟串的平均频率等于时钟串的频率乘以乘数值再除以所述固定值。示例性实施例还包括：用于将相位调制信号拆分成第一相位调制信号和第二相位调制信号的装置；用于将第二相位调制信号相对于第一相位调制信号在时间上延迟的装置；以及用于此后计算第一相位调制信号和第二相位调制信号之间的差值来生成相位值的装置。示例性实施例还包括用于将该相位值与所述固定值相加来生成分频器值的装置。
本发明的另一个示例性实施例包括用于扩展时钟串的频谱的装置，更具体地说，包括：用于生成抖动时钟串的装置，以及用于将抖动时钟串累加来生成频率调制波形的装置。示例性实施例还包括：用于将频率调制波形累加来生成相位调制信号的装置；以及用于基于该相位调制信号生成在时间上变化的分频器值的装置。示例性实施例还包括用于基于在时间上变化的分频器值来对时钟串进行数字调制的装置。示例性实施例还包括用于跟踪对抖动时钟串的调制并对其进行滤波，以生成对首次提到的时钟串进行扩频后的第二时钟串的装置。在时间上变化的分频器值等于固定分频器值加上相位值。相位值是从频率调制波形确定出的。示例性实施例还包括用于基于相位调制信号生成相位值的装置。示例性实施例还包括：用于将相位调制信号拆分成第一和第二相位调制信号的装置；以及用于将第二相位调制信号相对于第一相位调制信号延迟，然后计算第一相位调制信号和第二相位调制信号之间的差值来生成所述相位值的装置。示例性实施例还包括用于将相位值与固定分频器值相加的装置。该相位值与数字频率调制波形距该数字频率调制波形的中心的偏离成正比。频率调制波形是周期性地或准周期性的。频率调制波形是三角波。示例性实施例还包括用于生成时钟串的装置。
根据时钟扩展装置的特定实施例，第一时钟串是数字时钟串。闭环控制电路装置被配置为将抖动时钟串的频率乘以一个固定乘数值。时间上变化的分频器值是固定分频器值加上相位值，并且第二时钟串的平均频率等于第一时钟串的频率乘以该固定乘数值再除以固定分频器值。示例性实施例还包括用于计算相位调制信号的第一部分和相位调制信号的第二部分之间的差值的装置，其中第二部分相对于第一部分在时间上被延缓了；该差值就是相位值。示例性实施例还包括用于将该相位值与固定分频器值相加来生成在时间上变化的分频器值的装置。用于跟踪对抖动时钟串的调制并对其进行滤波来生成第二时钟串的装置是锁相环电路。
参考下面的详细描述和附图，可以更好地理解本发明的特性和优点。
附图说明
图1是第一时钟串和根据本发明一个实施例可以从第一时钟串生成的扩频时钟串的简化示意图；
图2是根据本发明一个实施例被配置为生成扩频时钟串的数字电路的简化示意图；
图3是根据本发明一个实施例具有用于生成扩频时钟串的步骤的高层流程图；以及
图4A到图4H示出了本发明的示例性实施例的各种实现方式。
具体实施方式
本发明总地提供了用于调节数字信号的数字电路装置和数字电路方法。更具体地说，本发明提供了用于扩展时钟频谱的数字电路装置和数字电路方法。
对时钟频谱(例如数字时钟频谱)进行扩展包括在某一频率范围上对时钟串的时钟脉冲的功率进行扩展。图1是第一时钟串100和根据本发明一个实施例可以从第一时钟串生成的扩频时钟串105的简化示意图。扩频时钟串的边沿如图1中的箭头所示相对于第一时钟串抖动(dither)。第一时钟串的时钟脉冲可以以数字方式被调节，以生成扩频时钟串中的扩频时钟脉冲。
图2是根据本发明一个实施例的电路200的简化示意图。电路200包括时钟脉冲发生器205、可变分频器210、第一累加器215、第二累加器220、延迟电路225、第一加法器230、第二加法器235和锁相环(PLL)240。延迟电路225、第一加法器230和第二加法器235在这里有时称作相位值计算器。根据一个实施例，前面所列的电路中的每个都是数字电路。根据替换实施例，PLL可以是混合信号电路。电路200被配置为生成第一时钟串100，并调节第一时钟串以生成扩频时钟串105。第一时钟串的频率“f1”可能是自由运行时钟(例如晶体振荡器)的振荡频率。扩频时钟串的平均频率“f2”可以比f1小、与f1相等或者比f1大。
根据一个实施例，时钟脉冲发生器205被配置为生成第一时钟串100，第一时钟串100可以是数字时钟串。第一时钟串从时钟脉冲发生器205的输出端被传送到可变分频器210的输入端。可变分频器210被配置为生成具有频率“f3”的抖动时钟串245。更具体地说，可变分频器被配置为利用“分频器”值N+δ对时钟串的频率f1进行分频，其中f3等于f1/(N+δ)。N可以是一个固定值(例如，128)，而δ可以是一个时变值(在这里称作相位值)。在下面将详细描述相位值的生成。与N相比，相位值可能相对较小。例如，δ的绝对值可能比N小10倍或者更小(例如，比N小20倍)。N的值可能是用户指定的，或者可能是由耦合到电路200的其他电路(未示出)指定的。N的值可能是根据电路200要被用到的特定应用来指定的。
抖动时钟串245可以从可变分频器的输出端被传送到累加器215的输入端和PLL 240的输入端，累加器215(在这里有时称作频率累加器)被配置为对抖动时钟串进行累加，并且从中生成频率调制波形250，该频率调制波形250可以是数字信号。频率调制波形可以是周期性的或者准周期性的，并且可能具有多种形状，例如，三角形、锯齿形、泪珠形、多变的等等。频率调制波形被电路200用来调制第一时钟串100的相位，以生成具有抖动边沿的抖动时钟串。具体而言，频率调制波形从累加器215的输出端被传送到累加器220(在这里有时称作相位累加器)的输入端。累加器220被配置为对频率调制波形进行累加，并且还被配置为接收来自可变分频器的抖动时钟串。累加器220还被配置为从累加的频率调制波形生成相位调制信号255。
根据一个实施例，相位值与频率调制波形从该频率调制波形的中心的偏离成正比。例如，如果频率调制波形是三角波，则相位值可能与该三角波超过或低于参考线260的值成正比。更具体而言，为了计算相位值，相位调制信号经由两个电路通路265a和265b被传送到加法器230。电路通路265a可能是未延迟的通路。电路通路265b可能包括延迟电路225，延迟电路225被配置为将第二电路通路中的相位调制信号相对于第一电路通路中的相位调制信号延迟。延迟电路225可能基于接收到的抖动时钟245来延迟电路通路265b中的相位调制信号。加法器230被配置为从未被延迟的相位调制信号中减去被延迟的相位调制信号。换言之，加法器230被配置为计算相位调制信号在不同“时间点”处之间的差值。所计算出的在不同时间点处相位调制信号的差值就是相位值δ。相位值δ被从加法器230传送到加法器235，加法器235被配置为将该相位值与固定值N相加来产生分频器值N+δ。取决于例如相位调制信号被延迟电路延迟的量，δ可以是正值，也可能是负值。
由于频率调制波形随时间改变，所以相位值也随时间改变。例如，随着频率调制波形上升，相位值也类似地上升，随着频率调制波形下降，相位值也类似地下降。随着相位调制波形改变，相位值可以从正值改变到负值。此外，由于相位值随时间改变，所以分频器值N+δ也随时间改变。此外，由于分频器值在时间上改变，所以可变分频器利用这些在时间上改变的分频器值对第一时钟串的频率f1进行分频。例如，随着分频器值增加，由可变分频器产生的抖动时钟串的边沿延伸(即，抖动时钟串的频率降低)，并且随着分频器值降低，抖动时钟串的边沿收缩(即，抖动时钟串的频率增加)。抖动时钟串的这种相位改变近似按照频率调制波形的频率改变。
根据一个实施例，抖动时钟串的相位改变的频率在PLL 240的可工作探测范围内。因此，PLL可以跟踪并锁定对抖动时钟串的调制，来对该抖动时钟串进行滤波以生成扩频时钟串。随着抖动时钟串的边沿(即，相位)抖动，扩频时钟串的时钟脉冲的边沿也类似地抖动。
根据一个实施例，PLL可被配置为将抖动时钟串的频率乘以乘数值“M”，使得扩频时钟串105的平均频率f2等于(M/N)·f1。可以对M的值进行调整，以将频率f2调谐到各种期望值。
图3是具有用于扩展构成时钟串100的时钟脉冲的频谱来生成扩频时钟串105的步骤的高层流程图。应当理解，所描述的高层流程图的步骤仅是示例性的，并且可以用替换步骤来代替各个步骤，这些步骤还可以被组合，并且/或者可以在不脱离该高层流程图所代表的实施例的情况下去掉一些步骤。在初始步骤300中，可变分频器接收时钟串，以及在时间上变化的分频器值。在步骤305中，可变分频器利用在时间上变化的分频器值对时钟串的频率进行分频，以对该时钟串进行相位调制，从而生成抖动时钟串。在时间上变化的分频器值包括固定值加上随时间变化的相位值。在步骤310中，频率累加器接收来自可变分频器的抖动时钟串，并且基于对抖动时钟串的累加生成频率调制波形。在步骤315中，相位累加器接收到来自频率累加器的频率调制波形，并且基于对该频率调制波形的累加生成相位调制信号。在步骤320中，相位值计算器计算相位调制信号的不同时间点之间的差值；该差值就是相位值。在步骤325中，该相位值被与固定值相加来生成在时间上变化的分频器值。在步骤330中，锁相环(PLL)接收来自可变分频器的抖动时钟串。在步骤335中，PLL跟踪对抖动时钟串的调制，并且对该抖动时钟串进行滤波来生成和输出扩频时钟串。
现在参考图4A到图4G，这些图示出了本发明的各种示例性实现方式。参考图4A，本发明可以被实现在硬盘驱动器400中。本发明可以实现信号处理和/或控制电路之一或者二者，它们在图4A中被总地标作402。在某些实现方式中，HDD 400中的信号处理和/或控制电路402以及/或者其他电路(未示出)可以处理数据、执行编码和/或加密、执行计算，并且/或者对向磁存储介质406输出的数据和/或接收自磁存储介质406的数据进行格式化。
HDD 400可以经由一个或多个有线或无线通信链路408与以下设备通信：主机设备(未示出)，例如计算机；移动计算设备，例如个人数字助理、蜂窝电话、媒体播放机或MP3播放机等；以及/或者其他设备。HDD400可以被连接到存储器409，例如，随机访问存储器(RAM)、诸如闪存之类的低等待时间非易失性存储器、只读存储器(ROM)和/或其他合适的电子数据存储设备。
现在参考图4B，本发明可以被实现在数字多功能盘(DVD)驱动器410中。本发明可以实现DVD驱动器410的信号处理和/或控制电路之一或者二者(它们在图4B中被总地标作412)，以及/或者大容量数据存储设备418。DVD 410中的信号处理和/或控制电路412以及/或者其他电路(未示出)可以处理数据、执行编码和/或加密、执行计算，并且/或者对读自光存储介质416的数据和/或写向光存储介质416的数据进行格式化。在一些实现方式中，DVD 410中的信号处理和/或控制电路412以及/或者其他电路(未示出)也可以执行其他功能，例如，与DVD驱动器相关联的编码和/或解码，以及/或者任何其他信号处理功能。
DVD驱动器410可以经由一个或多个有线或无线通信链路417与输出设备(未示出)通信，例如，计算机、电视和其他设备。DVD 410可以与以非易失性方式存储数据的大容量数据存储设备418通信。大容量数据存储设备418可以包括硬盘驱动器(HDD)，例如在图4A中示出的。HDD可以是包括一个或多个直径小于大约1.8”的盘片的迷你HDD。DVD 410可以连接到存储器419，例如，RAM、ROM、诸如闪存之类的低等待时间非易失性存储器，以及/或其他合适的电子数据存储设备。
现在参考图4C，本发明可以被实现在高清晰电视(HDTV)420中。本发明可以实现HDTV 420的信号处理和/或控制电路之一或者二者(它们在图4C中被总地标作422)，以及/或者WLAN接口和/或大容量数据存储设备。HDTV 420接收有线格式或无线格式的HDTV输入信号，并且生成用于显示器426的HDTV输出信号。在一些实现方式中，HDTV 420的信号处理电路和/或控制电路422和/或其他电路(未示出)可以处理数据、执行编码和/或加密、执行计算、格式化数据和/或执行可能需要的任何其他类型的HDTV处理。
HDTV 420可以与以非易失性形式存储数据的大容量数据存储设备427通信，例如光和/或磁存储设备。至少一个HDD可具有图4A所示的配置，并且/或者至少一个DVD可具有图4B所示的配置。HDD可以是包括一个或多个直径小于大约1.8”的盘片的迷你HDD。HDTV 420可以连接到存储器428，例如RAM、ROM、诸如闪存之类的低等待时间非易失性存储器，以及/或者其他合适的电子数据存储器。HDTV 420还可支持经由WLAN网络接口429与WLAN的连接。
现在参考图4D，本发明可以实现车辆430的控制系统，以及该车辆控制系统的WLAN接口和/或大容量存储设备。在一些实现方式中，本发明实现传动系控制系统432，该传动系控制系统接收来自一个或多个传感器的输入，所述传感器例如是温度传感器、压力传感器、转动传感器、气流传感器和/或任何其他合适的传感器，并且/或者生成一个或多个输出控制信号，例如，引擎工作参数、传输工作参数和/或其他控制信号。
本发明也可以被实现在车辆430的其他控制系统440中。控制系统440可以类似地接收来自输入传感器442的信号，并且/或者输出控制信号到一个或多个输出设备444。在一些实现方式中，控制系统440可以是防抱死刹车系统(ABS)、导航系统、远程信息处理系统、车辆远程信息处理系统、路线偏离系统、自适应巡航控制系统、车辆娱乐系统(例如，立体声音响、DVD、CD等)中的一部分。还可以设想其他实现方式。
传动系控制系统432可以与以非易失性形式存储数据的大容量数据存储设备446通信。大容量数据存储设备446可以包括光和/或磁存储设备，例如，硬盘驱动器HDD和/或DVD。至少一个HDD可具有图4A所示的配置，并且/或者至少一个DVD可具有图4B所示的配置。HDD可以是包括一个或多个直径小于大约1.8”的盘片的迷你HDD。传动系控制系统432可以连接到存储器447，例如RAM、ROM、诸如闪存之类的低等待时间非易失性存储器，以及/或者其他合适的电子数据存储设备。传动系控制系统432还可支持经由WLAN网络接口448与WLAN的连接。控制系统440也可以包括大容量数据存储设备、存储器和/或WLAN接口(都未示出)。
现在参考图4E，本发明可以被实现在包括蜂窝天线451的蜂窝电话450中。本发明可以实现蜂窝电话450的信号处理和/或控制电路之一或者二者(它们在图4E中被总地标作452)，以及WLAN接口和/或大容量数据存储设备。在一些实现方式中，蜂窝电话450包括麦克风456、音频输出458(例如，扬声器和/或音频输出插孔)、显示器460和/或输入设备462(例如，小键盘、点选设备、语音执行和/或其他输入设备)。蜂窝电话450中的信号处理电路和/或控制电路452和/或其他电路(未示出)可以处理数据、执行编码和/或加密、执行计算、格式化数据和/或执行其他蜂窝电话功能。
蜂窝电话450可以与以非易失性形式存储数据的大容量数据存储设备464通信，例如光和/或磁存储设备(例如，硬盘驱动器HDD和/或DVD)。至少一个HDD可具有图4A所示的配置，并且/或者至少一个DVD可具有图4B所示的配置。HDD可以是包括一个或多个直径小于大约1.8”的盘片的迷你HDD。蜂窝电话450可以连接到存储器466，例如RAM、ROM、诸如闪存之类的低等待时间非易失性存储器，以及/或者其他合适的电子数据存储设备。蜂窝电话450还可支持经由WLAN网络接口468与WLAN的连接。
现在参考图4F，本发明可被实现在机顶盒480中。本发明可以实现机顶盒480的信号处理和/或控制电路之一或者二者(它们在图4F中被总地标作484)，以及WLAN接口和/或大容量数据存储设备。机顶盒480接收来自例如宽带源这样的源的信号，并输出适合于例如电视和/或监视器和/或其他视频和/或音频输出设备这样的显示器488的标准和/或高清晰度音频/视频信号。机顶盒480的信号处理和/或控制电路484和/或其他电路(未示出)可以处理数据、执行编码和/或加密、执行计算、格式化数据和/或执行任何其他机顶盒功能。
机顶盒480可以与以非易失性方式存储数据的大容量数据存储装置490通信。大容量数据存储设备490可包括光和/或磁存储设备，例如硬盘驱动器HDD和/或DVD。至少一个HDD可具有图4A所示的配置，并且/或者至少一个DVD可具有图4B所示的配置。HDD可以是包括一个或多个直径小于大约1.8”的盘片的迷你HDD。机顶盒480可以连接到存储器494，例如RAM、ROM、诸如闪存之类的低等待时间非易失性存储器，以及/或者其他合适的电子数据存储设备。机顶盒480还可支持经由WLAN网络接口496与WLAN的连接。
现在参考图4G，本发明可以被实现在媒体播放器472中。本发明可以实现媒体播放器472的信号处理和/或控制电路之一或者二者(它们在图4G中被总地标作471)，以及WLAN接口和/或大容量数据存储设备。在一些实现方式中，媒体播放器472包括显示器476和/或用户输入477，例如小键盘、触摸板等。在一些实现方式中，媒体播放器472可以采用图形用户界面(GUI)，图形用户界面一般采用利用显示器476和/或用户输入477的菜单、下拉菜单、图标和/或点击界面。媒体播放器472还包括音频输出475，例如，扬声器和/或音频输出插孔。媒体播放器472的信号处理和/或控制电路471和/或其他电路(未示出)可以处理数据、执行编码和/或加密、执行计算、格式化数据和/或执行任何其他媒体播放器功能。
媒体播放器472可以与以非易失性方式存储例如压缩音频和/或视频内容之类的数据的大容量数据存储设备470通信。在一些实现方式中，压缩音频文件包括遵从MP3格式或其他合适的压缩音频和/或视频格式的文件。大容量数据存储设备可包括光和/或磁存储设备，例如硬盘驱动器HDD和/或DVD。至少一个HDD可具有图4A所示的配置，并且/或者至少一个DVD可具有图4B所示的配置。HDD可以是包括一个或多个直径小于大约1.8”的盘片的迷你HDD。媒体播放器472可以连接到存储器473，例如RAM、ROM、诸如闪存之类的低等待时间非易失性存储器，以及/或者其他合适的电子数据存储设备。媒体播放器472还可支持经由WLAN网络接口474与WLAN的连接。
现在参考图4H，本发明可以被实现在可以包括天线439的语音IP(VoIP)电话483中。本发明可以实现VoIP电话483的信号处理和/或控制电路之一或者二者(它们在图4H中被总地标作482)，以及无线接口和/或大容量数据存储设备。在一些实现方式中，VoIP电话483部分包括麦克风487、音频输出489(例如，扬声器和/或音频输出插孔)、显示监视器491、输入设备492(例如，小键盘、点选设备、语音执行和/或其他输入设备)、以及无线保真(Wi-Fi)通信模块486。VoIP电话483的信号处理和/或控制电路482和/或其他电路(未示出)可以处理数据、执行编码和/或加密、执行计算、格式化数据和/或执行其他VoIP电话功能。
VoIP电话483可以与以非易失性形式存储数据的大容量数据存储设备502通信，例如光和/或磁存储设备(例如，硬盘驱动器HDD和/或DVD)。至少一个HDD可具有图4A所示的配置，并且/或者至少一个DVD可具有图4B所示的配置。HDD可以是包括一个或多个直径小于大约1.8”的盘片的迷你HDD。VoIP电话483可以连接到存储器485，存储器485可以是RAM、ROM、诸如闪存之类的低等待时间非易失性存储器，以及/或者其他合适的电子数据存储设备。VoIP电话483被配置为经由Wi-Fi通信模块486建立与VoIP网络(未示出)的通信链路。可以设想除了这些实现方式之外的其它实现方式。
应当理解，上述示例性实施例仅是出于说明性目的的，本领域技术人员可认识到它们的各种修改和改变，并且这些修改和改变包括在本申请的精神和范围内，也包括在所附权利要求书的范围内。例如，尽管将示例性实施例200描述并示作包括锁相环电路，但是应当理解，其他实施例也可以使用锁频环、延迟锁定环，或者适于跟踪抖动时钟串的相位和频率并对其进行滤波的其他闭环控制电路。因此，上面的描述不应当被理解为限制由权利要求书限定的本发明的范围。

Claims (20)

1.一种用于扩展时钟串的频谱的方法，包括：
基于频率调制波形生成相位值；
利用分频器值对所述时钟串的频率进行分频，以生成利用所述相位值相位调制后的抖动时钟串，其中所述分频器值包括固定值加上所述相位值；
将所述抖动时钟串累加来生成所述频率调制波形；
将所述频率调制波形累加来生成相位调制信号，并且基于所述相位调制信号生成所述相位值；
跟踪并锁定对所述抖动时钟串的调制；
基于所述跟踪和锁定步骤生成扩频时钟串，该扩频时钟串是对首次提到的所述时钟串的频谱扩展。
2.如权利要求1所述的方法，其中，所述频率调制波形是周期性的或准周期性的。
3.如权利要求2所述的方法，其中，所述频率调制波形是三角波。
4.如权利要求1所述的方法，其中，所述频率调制波形是数字信号。
5.如权利要求1所述的方法，其中，所述时钟串是数字时钟串。
6.如权利要求1所述的方法，其中，所述抖动时钟串是数字时钟串。
7.如权利要求1所述的方法，其中，所述相位值与所述频率调制波形距该频率调制波形的中心的偏离成正比。
8.如权利要求1所述的方法，还包括将所述抖动时钟串的频率乘以一个乘数值。
9.如权利要求8所述的方法，其中，所述扩频时钟串的平均频率等于所述时钟串的频率乘以所述乘数值再除以所述固定值。
10.如权利要求1所述的方法，还包括：
将所述相位调制信号拆分成第一相位调制信号和第二相位调制信号；
将所述第二相位调制信号相对于所述第一相位调制信号在时间上延迟；并且此后
计算所述第一相位调制信号和所述第二相位调制信号之间的差值来生成所述相位值。
11.一种被配置用于扩展时钟串的频谱的数字电路，包括：
可变分频器，其被配置为对构成所述时钟串的时钟脉冲的宽度进行数字调制来生成抖动时钟串；
第一累加器，其被配置为累加所述抖动时钟串来生成频率调制波形；
第二累加器，其被配置为累加所述频率调制波形来生成相位调制信号；
相位值计算器，其被配置为基于所述相位调制信号生成在时间上变化的分频器值，其中所述可变分频器被配置为基于所述在时间上变化的分频器值来对所述宽度进行数字调制；以及
闭环控制电路，其被配置为跟踪对所述抖动时钟串的调制并对其进行滤波，以生成第二时钟串，该第二时钟串是对首次提到的所述时钟串的频谱扩展；
其中，所述相位值计算器包括：
被配置为将所述相位调制信号传送给第一加法器的第一和第二电路通路，所述第二电路通路包括延迟电路；
所述第一加法器，被配置为计算从所述第一电路通路和所述第二电路通路接收到的所述相位调制信号之间的差值，所述差值是相位值；以及
第二加法器，被配置为将所述相位值与固定分频器值相加来生成所述在时间上变化的分频器值，并且将所述在时间上变化的分频器值传送给所述可变分频器。
12.如权利要求11所述的数字电路，其中，所述延迟电路被配置为在时间上将所述第二电路通路中的所述相位调制信号相对于所述第一电路通路中的所述相位调制信号延迟。
13.如权利要求11所述的数字电路，其中，所述相位值与所述频率调制波形距该频率调制波形的中心的偏离成正比。
14.如权利要求13所述的数字电路，其中，所述频率调制波形是周期性的或准周期性的。
15.如权利要求14所述的数字电路，其中，所述频率调制波形是三角波。
16.如权利要求11所述的数字电路，还包括被配置用于生成所述时钟串的时钟发生器。
17.如权利要求11所述的数字电路，其中，首次提到的所述时钟串是数字时钟串。
18.如权利要求11所述的数字电路，其中，所述闭环控制电路被配置为将所述抖动时钟串的频率乘以一个固定乘数值。
19.如权利要求18所述的数字电路，其中，所述第二时钟串的平均频率等于首次提到的所述时钟串的频率乘以所述固定乘数值再除以所述固定分频器值。
20.如权利要求11所述的数字电路，其中，所述闭环控制电路是锁相环电路。
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