CN1856834B - 面积有效的电荷泵 - Google Patents

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Abstract

一种第一电荷泵包含一电压相加级的集合。第一电压相加级接收一输入电压VCC并响应一时钟信号来提供在2*VCC与VCC之间交变的一第一电压信号。第N个电压相加级接收一输入电压VCC和来自所述前级的一第一电压信号，并提供在N*VCC与VCC之间交变的一第二电压信号。包含在每一相加级内的电容器需要承受VCC的一最大电压。在一替代实施例中，所述第一电荷泵可与一个或一个以上电压倍加级相组合以产生甚至更高的输出电压。

Description

面积有效的电荷泵
技术领域
本发明一般涉及电压产生电路，且更特定而言涉及当实施于例如集成电路的应用中时面积有效的电荷泵电路。
背景技术
电荷泵使用切换过程来提供比其DC输入电压高的DC输出电压。一般而言，电荷泵可具有耦合到输入端与输出端之间的开关的电容器。在一个时钟相位期间(充电半周期)，电容器并联地耦合到输入端，以充电达到输入电压。在第二时钟相位期间(转移半周期)，充电的电容器与输入电压串联地耦合以提供两倍于输入电压的电平的输出电压。此过程说明于图1a和1b中。在图1a中，电容器5与输入电压VIN并联地配置以说明充电半周期。在图1b中，充电的电容器5与输入电压串联地配置以说明转移半周期。如图1b中所见，充电的电容器5的正极端子将因此相对于接地为2*VIN。
上述一般电荷泵将只在转移半周期期间转移功率。U.S.专利第5,436,587号揭示一种具有后接复数个电压倍加级的电压相加级的电荷泵，其内容以引用的方式并入本文中，其中每一级在每一个时钟相位上转移功率。每一级包含根据如上所述的充电半周期和转移半周期进行循环的两个电容器。然而，所述两个电容器以互补的方式而驱动，使得当一个在充电时另一个在转移功率，且反之亦然。以此方式，每一级可在每一时钟相位期间转移功率。电压相加级可表示为相加器，因为响应于接收DC电源电压(VCC)和振幅VCC的CLK信号，相加级提供等于VCC+VCC的DC输出电压。电压倍加级串联地配置，使得第N个电压倍加级接收由第(N-1)个电压倍加级产生的输出电压为其输入电压。电压倍加级可表示为倍加器，因为每一电压倍加级接收输入电压并提供等于其输入电压两倍的输出电压。尽管电压倍加级提供比由电压相加级所产生的更高的输出电压，但是与电压相加级中的那些电容器相比，更大的电压应力出现在电压倍加级中的电容器上。特定而言，第N个电压倍加级中的电容器将必须经受VCC*2(N-1)的电压应力，而电压相加级中的电容器仅需经受VCC的电压应力。因为电压倍加级中的电容器必须经受更大的电压应力，所以这些电容器需要较厚的氧化物绝缘层以防止电介质击穿和短路。一般而言，如果在电容器的板之间要维持的最大电压根据m的因素而增加，那么分离同样必须根据此相同因素增加。
对于在电压倍加级中所使用的电容器来说，所需的较厚的氧化物对这些级所需的芯片面积影响如下。尽管此论述假定用于所使用的电容器的平行板拓扑，但是其同样适用于其它电容器拓扑。平行板电容器的电容C与由其分离D划分的电容器的板的面积A成比例。在集成电路工艺中，一般提供经最优化以可靠地维持电源电压VCC的特定氧化物厚度，且其通常被称为栅极氧化物厚度。一般提供能够可靠地维持主电荷泵的输出电压的另一氧化物厚度，且此氧化物可被称为高电压栅极氧化物。通常此氧化物厚度是栅极氧化物的厚度的3到8倍，且一般仅一种类型的晶体管具有此氧化物厚度(通常为nMOS)。令人遗憾地是，提供厚度可最优化以用于任何特定倍数的VCC的额外的氧化物是非常困难和/或高成本的。为在D增加时达到相同的电容C，维持大于VCC所需的每一电容器的面积A必须也增加3到8倍，且此显着地减少了可用于其它用途的芯片不动产(chip real estate)的量。此倍数非常显着，以致电容器面积可能完全遮蔽(eclipse)与所有控制晶体管相关联的面积。
在2002年9月27日申请的标题为“Charge Pump with Fibonacci NumberMultiplication”的U.S.申请案10/260,115中揭示了另一类型的电荷泵，其内容以引用的方式并入本文中。在此类型的电荷泵中，给定级的电压输出为前两级的输出的总和。所揭示的实施的每一级包含一个电容器，但是与在先前引用的U.S.专利第5,436,587号中所展示的类似，电容器必须能够在每一级处维持不断增高的电压，且因此经受着与较大电容器面积的缺点相同的缺点。
因此，在所述技术领域中存在对面积有效的电荷泵的需要。
发明内容
一种面积有效的电荷泵由连续升高电压的级组成。对级进行配置，使得级中的个别电容器不具有施加于其电介质上的高电压。因此，即使在级具有若干倍于所述电荷泵的输入电压的电压输出的情况下，所述电容器介质(capacitor dielectric)也仅经受近似于所述电荷泵的所述输入电压的电压。此允许使用较薄的电容器介质。电容器可因此制造得比为维持高电压其应具有的面积更小。
根据本发明的一个方面，一种电荷泵包含级联配置的N个电压相加级。所述第一电压相加级接收DC电源电压VCC，且可操作以响应时钟信号来提供第一电压信号和其补码信号(complement)，所述第一电压信号在所述时钟信号的第一相位期间大体等于2*VCC，且在所述时钟信号的第二相位期间大体等于VCC，补码电压信号在所述时钟信号的第一相位期间大体等于VCC，且在所述时钟信号的第二相位期间大体等于2*VCC。第N个电压相加级接收第(N-1)个电压信号和其补码信号，且可操作以响应所述时钟信号来提供第N个电压信号和其补码信号，所述第N个电压信号在所述时钟信号的所述第一相位期间大体等于(N+1)*VCC，且在所述时钟信号的所述第二相位期间大体等于VCC，所述补码信号电压信号在所述时钟信号的第一相位期间大体等于VCC，且在所述时钟信号的第二相位期间大体等于(N+1)*VCC。
根据本发明的另一个方面，所述电荷泵进一步包含复数个电压倍加级。复数个电压倍加级中的第一电压倍加级接收所述第N个电压信号和其补码信号，并将第(N+1)个电压信号和其补码信号提供到复数个电压倍加级中的第二电压倍加级，等等。一般而言，复数个电压倍加级中的第K个电压倍加级将接收第(K+N-1)个电压信号和其补码信号，所述第K个电压倍加级可操作以响应所述时钟信号来提供第(K+N)个电压信号和其补码信号，所述第(K+N)个电压信号在所述时钟信号的所述第一相位期间大体等于2K*((N+1)*VCC)，且在所述时钟信号的所述第二相位期间大体等于2(K-1)*((N+1)*VCC)。所述第(K+N)个电压信号的所述补码信号在所述时钟信号的所述第一相位期间大体等于2(K-1)*((N+1)*VCC)，且在所述时钟信号的所述第二相位期间大体等于2K*((N+1)*VCC)。
根据本发明的又一个方面，一种产生电压输出信号的方法包括接收电源电压VCC和时钟信号。所述电源电压使用两个相加级来添加，以产生大体等于3*VCC的第一电压信号。所述第一电压信号可接着至少一次地加倍，以产生所述电压输出信号。一般而言，如果所述第一电压信号加倍N次，那么所述电压输出信号将大体等于3*VCC*2N。
以下描述和图式揭示本发明的其它方面和优点。
附图说明
通过分析以下图式可更好地理解本发明的各种方面和特征，其中：
图1a为一般电荷泵中的充电半周期的简化电路图。
图1b为一般电荷泵中的转移半周期的简化电路图。
图2为图5的电荷泵的第一电压相加级的电路图。
图3为图5的电荷泵的第二电压相加级的电路图。
图4为图5中的采用两个以上相加级的电荷泵的第N个电压相加级的电路图。
图5为根据本发明的一个实施例的使用相加级的电荷泵的方框图。
图6为根据本发明的第二实施例的使用相加级和倍加级两者的电荷泵的方框图。
图7为图6的电荷泵的第一电压倍加级的电路图。
图8为图6的电荷泵的第二电压倍加级的电路图。
图9为图6的电荷泵的输出级的电路图。
图10为图6的第二实施例，其中对于每一倍加级来说HCLK信号从下一级而不是从上一级形成。
图11a-11d为图5或图6的电荷泵的初始化电路的电路图。
具体实施方式
在图2中说明第一电压相加级12的电路图。两个信号CLK和其补码信号CLKBAR为此级的输入。这些信号在大约50％的工作周期下在电压电平VCC与接地之间交变，使得当CLK为低时，CLKBAR为高，且当CLK为高时，CLKBAR为低。在以下描述中，CLK的电压电平将被定义成在奇数的半周期期间为低(接地)，且在偶数的半周期期间为高(VCC)。为便于阐释，我们将假定所要的电荷泵输出电压相对于接地参考为正，且假定VCC为比接地更为正的电压，但是通过适当改变参考电平，所描述的技术同样可适用于产生负电压电荷泵。如将简略阐释的，选择用于识别每一电压可变节点的名称Vij(其中i和j为整数)，不仅用来识别唯一的节点名称，而且在CLK的两个半周期中的每一个期间以VCC的单位来指示其近似的电压电平。举例来说，节点V21上的电压电平将在CLK的奇数半周期期间大体等于2*VCC，且在CLK的偶数半周期期间大体等于1*VCC。类似地，节点V12上的电压电平将在CLK的奇数半周期期间大体等于1*VCC，且在CLK的偶数半周期期间大体等于2*VCC。
参看图2，pMOS 21的源极连接到输入电压信号(在此图中展示为VCC)，且其漏极连接到nMOS 23的漏极以及电容器25的一侧，从而形成节点V10。类似地，pMOS 22的源极连接到输入电压信号(同样展示为VCC)，且其漏极连接到nMOS 24的漏极以及电容器26的一侧，从而形成节点V01。nMOS 23和nMOS 24两者的源极都连接到接地。电容器25和26的另一侧分别连接到输出节点V21和V12。nMOS 27的源极和nMOS 28的栅极也连接到V21，且nMOS 28的源极和nMOS 27的栅极连接到V12。nMOS 27和nMOS 28两者的漏极都连接到VCC。
电容器25和26通常由MOS晶体管通过将源极和漏极连接在一起作为一个端子并使用栅极作为另一端子而形成。因为MOS晶体管的电容可随着所施加的栅极电压而变化，所以这些晶体管优选地在与一般用于晶体管操作的反转区相对的积累区中操作，尽管在反转区中的操作也是可能的。举例来说，如果电容器25由pMOS晶体管形成，那么源极、漏极和局部衬底(local substrate)(通常为n-阱)连接到一起(指示为弯曲端子)并附着到节点V10，且栅极端子(指示为平板)附着到节点V21。如将简略演示的，V21在CLK的每一半周期期间比节点V10更为正，且因此从n-阱吸引或累积电子到表面。在这些条件下，电容尽可能地大且不随着栅极电压改变而变化。
nMOS 23和pMOS 21的栅极两者都接收CLK信号，且nMOS 24和pMOS 22的栅极接收CLKBAR信号。在CLK信号的奇数半周期期间，当CLK为低时，pMOS 21将接通且nMOS 23将关断。因为pMOS 21的源极耦合到输入电压信号(VCC)，所以pMOS21的漏极处的节点V10将在这些奇数半周期期间大体等于VCC。如将进一步阐释的，在CLK信号的偶数半周期期间，电容器25将充电，使得节点V21相对于节点V10具有VCC的电势。因此，在CLK信号的奇数半周期期间，当节点V10充电到VCC时，节点V21上的输出电压将具有大体等于2*VCC的电压。注意，归因于电荷共享、电容耦合和/或泄漏影响，在电容器25上存储的电荷可能已轻微耗尽。因此，电容器25上的电压在此时间期间可略小于VCC。如本文中所使用的，电压信号“大体等于”所要的电平应理解为包含任何所述损耗。
在CLK信号的奇数半周期期间，CLKBAR信号将为高，从而接通nMOS 24，将节点V01拉向接地。因为节点V21此时具有2*VCC的电压，所以nMOS 28将接通，从而使节点V12上的输出电压大体等于VCC，使得电容器26将相对于节点V01而充电到VCC。同时，nMOS 27的栅极在其耦合到节点V12后将充电到VCC。因为连接到节点V21的nMOS 27的源极此时充电到2*VCC，所以nMOS 27将关断，从而防止节点V21上的电压放电返回通过此晶体管。总的来说，在奇数半周期期间，接通的晶体管为pMOS21、nMOS 24和nMOS 28，且关断的晶体管为nMOS 23、pMOS 22和nMOS 27。
在CLK信号的偶数半周期期间，nMOS 23接通，从而使节点V10朝向接地。类似地，pMOS 22接通，从而使节点V01充电到VCC。因为如上所述，电容器26在CLK信号的奇数半周期期间充电到VCC，其中输出节点V12比节点V01更为正，所以使节点V01充电到VCC将引起节点V12上的输出电压此时大体等于2*VCC。此电压信号耦合到nMOS 27的栅极，从而将其接通，使得节点V21处的输出电压将大体等于VCC。以此方式，电容器25将相对于接地节点V10而充电到VCC，从而验证了前面的假定。又，因为nMOS 28的栅极充电到VCC，而其源极充电到2*VCC，所以nMOS 28将关断，从而防止节点V12上的输出电压放电返回通过此晶体管。总的来说，在偶数半周期期间，接通的晶体管为pMOS 22、nMOS 23和nMOS 27，且关断的晶体管为nMOS 24、pMOS21和nMOS 28。
现转看图3，具有与第一电压相加级12相同的结构的第二电压相加级14的操作是类似的，其中相应的元件以相同的数字后接撇号“′”标记。然而，第二电压相加级14接收来自第一相加级12的输入电压信号V21和V12，而不是将VCC作为输入电压信号接收到pMOS 21′和22′的源极。注意，电源电压VCC仍施加到nMOS 27′和28′。在CLK信号的奇数半周期期间，pMOS晶体管21′将接通，从而使节点V20达到2*VCC的电压。假定电容器25′先前已相对于节点V20而充电到VCC，那么节点V31处的输出电压将在CLK信号的奇数半周期期间大体等于3*VCC。此输出电压耦合到nMOS 28′的栅极，从而将其接通，使得节点V13将大体充电到VCC。此电压信号耦合到nMOS 27′的栅极，从而将其关断，并防止节点V31上的输出电压放电返回通过此晶体管。同时，nMOS 24′将接通，从而将节点V02拉向接地，使得电容器26′相对于节点V02而充电到VCC。
在CLK信号的偶数半周期期间，nMOS 23′将接通，从而将节点V20拉向大地。同时，pMOS 22′将接通，从而将节点V02充电到2*VCC的电压。因为电容器26′已相对于节点V02而充电到VCC，所以节点V13上的输出电压将大体等于3*VCC。又，用于V13的此输出电压电平将nMOS 27′接通，从而使节点V31上的输出电压大体等于VCC。因此电容器25′将相对于接地节点V20而充电到VCC。因为节点V31此时大体等于VCC，所以nMOS 28′将关断，从而防止节点V31上的输出电压放电返回通过此晶体管。
图4展示含有两个以上相加级的电荷泵的第N个相加级，并在多个相加级级联时简单地概括上文关于图2和3论述的原理。如在那些先前的图式中，相应的元件由相同的数字后接双撇号“″”来指示。互补型输入电压信号为VN1和V1N；如果N选择为3，那么这些将与图3的输出V31和V13相同。当提到电容器25″上的电压时，请注意其在节点V(N+1)1与VN0之间，且电容器上的净电压始终为VCC，且对于电容器26″也类似。此为级联相加器电荷泵的重要特征：大面积电容器可经制造具有与低电压晶体管所用相同的栅极氧化物，且明显小于为可靠地承受施加的N*VCC电压所需的倍加器中使用的电容器。
此级的操作基本上与图2 & 3的操作相同。在奇数半周期期间，当CLK为低时，pMOS 21″接通并将节点VN0充电到N*VCC(输入电压VN1的值)。因为电容器25″先前已相对于节点VN0而充电到VCC，所以输出节点V(N+1)1上升到(N+1)*VCC。在偶数半周期期间，当CLK为高时，nMOS 23″将节点VN0放电到大地，从而使其移动了N*VCC。此改变使节点V(N+1)1移动到VCC，且nMOS 27″确保其保持不低于VCC，因为nMOS 27″的栅极信号在(N+1)*VCC处比其漏极或源极任一处更为正。现在可了解此电压相加级的一般原理：VCC(来自nMOS 27″)被施加到电容器的输出侧而其另一侧接地，且随后释放接地并施加N*VCC(来自前级)，致使输出节点上升到(N+1)*VCC，从而有效地将VCC添加到前级的输出。
图5展示全部由相加级和输出级组成的电荷泵5的方框图。第一级12对应于图2；第二级14对应于图3；且第N级15对应于图4。实际上，输出信号V(N+1)1和V1(N+1)将以产生值(N+1)*VCC的恒定输出电压VPP的方式而组合。一个实现方法以简化的形式展示为级19。在此电路中，两个二极管D1和D2用于形成输出电压VPP。二极管D1的阳极连接到V(N+1)1，且二极管D2的阳极连接到V1(N+1)。两个二极管的阴极连接到一起以形成输出电压VPP。实施这些二极管的一个方式为使用晶体管并如这里所示的将栅极和漏极连接到一起。优选地此晶体管为具有接近0伏的阈值电压的耗尽型nMOS装置(以通道区中的双线在图中展示)。在此情形下，将存在二极管连接的晶体管上的可忽略的电压降落，且输出电压将接近(N+1)*VCC。如果使用增强型模式晶体管，那么VPP将减少其阈值电压的值。
此电荷泵可供应到负载的输出电流的量值主要由电容器的绝对值和时钟频率来判定。取决于应用，输出电流可为相对较连续的(例如当驱动电阻性负载时)或瞬变电流(例如当将较大量的电路电容作为例如字线充电时)。在CLK的奇数半周期期间，当节点V(N+1)1供应输出电压(N+1)*VCC时，电荷从电容器25″传输到负载(通过二极管D1)。因为由电容器供应的电流为C*ΔV/ΔT，其中ΔV为电容器上的电压的改变且ΔT为供应此电流经过的时间周期，所以对于给定的时钟半周期时间(ΔT)和输出电压允许的改变(ΔV)，电流的量值与C的值成正比。一般应当选择电容的值和时钟频率使得ΔV保持小于1伏。如果时钟频率设置过高，那么电荷泵中的内部功率损耗可变得不合需要。这些损耗包含使杂散电容和寄生电容(CV2f)充电和放电和用于对主要的电容器进行充电的MOS开关中的电阻性损耗。有关此电荷泵的另一特征为输出电流的来源主要来自通过nMOS 27″和nMOS 28″的VCC供应，因为这些电晶体直接对输出电容进行充电，且因此供应传递到负载的电荷。
因为为维持VCC的最大电压所需的电容器的较小面积大于抵消当与先前引用的常规电压倍加器相比时所需的额外级数，所以当需要相对较低的输出电压和较高电流时，包括级联相加级而没有倍增级的电荷泵可为有利的。然而，典型的快闪EEPROM存储器芯片可需要在不同功率电平下的多个电荷泵。因此可能存在许多级联相加级可理想地与一个或一个以上电压倍增级相组合的情形。举例来说，如果电荷泵的所需的输出电流相对较小，那么输出电容器的大小可为这样：倍加级中所需的内部电容器的增加的大小可为可接受的。
使用相加级和倍加级两者的电荷泵的实例说明于图6中。电荷泵6包含第一电压相加级12(例如展示于图2中的)、第二电压相加级14、第一电压倍加级16、第二电压倍加级18和输出级20。每一级接收时钟信号CLK和其补码时钟信号CLKBAR。倍加级16的详细的电路图展示于图7中。与前述相加级类似，其包含四个nMOS晶体管、两个pMOS晶体管和两个电容器，尽管其不同地连接。与相加器不同的是，此级没有使用VCC作为功率的输入源，而从互补型输入信号V31和V13提取功率，在此实例中，所述互补型输入信号V31和V13从先前使用图3为实例所描述的第二相加级14获得。输入信号V31连接到pMOS 41的源极，所述pMOS 41的漏极连接到nMOS 43的漏极、电容器45的一侧和pMOS 42的栅极，从而形成节点V30。nMOS 43的栅极连接到CLK，且其源极连接到接地。类似地，输入信号V13连接到pMOS 42的源极，所述pMOS 42的漏极连接到nMOS 44的漏极、电容器46的一侧和pMOS 41的栅极，从而形成节点V03。nMOS 44的栅极连接到CLKBAR，且其源极连接到接地。输入信号V31还连接到nMOS48的漏极，所述nMOS 48的栅极连接到HCLKBAR，且以类似的方式，输入信号V13连接到nMOS 47的漏极，所述nMOS 47的栅极连接到HCLK。HCLK为CLK的高电压形式。在此实例中，其产生于级20中(图9)且也可标为V12；0。当CLK为低时，HCLK为低；当CLK为高时(VCC电平)，HCLK为高(M*VCC)，其中M*VCC至少与此级的最大输入电压一样大。HCLKBAR具有与HCLK相同的电压电平，但以CLKBAR互补于CLK的相同方式互补于HCLK，且在此实例中可标为V0；12。最后，连接nMOS 47的源极和电容器45的另一侧以形成输出节点V63，且nMOS 48的源极和电容器46的另一侧连接到一起以形成输出节点V36。
现将描述此电路的操作。在CLK信号的奇数半周期期间，nMOS 44将接通，从而将节点V03拉向接地。又，节点V03的低电压接通pMOS 41，使得输入电压信号V31耦合通过此晶体管并使节点V30充电到3*VCC的电压。假定电容器45先前已相对于节点V30而充电到3*VCC，那么输出节点V63此时将大体等于6*VCC。因为高电压时钟HCLK在CLK信号的奇数半周期期间为低，所以nMOS 47关断，从而防止电压信号V63放电返回通过nMOS 47到在节点V13中，所述节点V13在这些奇数半周期期间处于VCC下。同时，互补型高电压时钟HCLKBAR为高，从而接通nMOS 48，使得电压信号V31将使电容器46相对于节点V03而充电到3*VCC的电压。由于在节点V30处的高电压3*VCC，pMOS 42关断，从而防止在节点V03处的低电压下拉电压信号V13。
在CLK信号的偶数半周期期间，CLK为高，从而接通nMOS 43以将节点V30拉低。HCLK将同样为高，从而接通nMOS 47，使得电压信号V13将耦合到节点V63，使其大体等于3*VCC。又，在节点V63处的此电压将使电容器45相对于接地节点V30而充电到3*VCC，如在CLK奇数半周期的前述论述中所假定的。因为节点V30接地，所以pMOS42将接通，且输入V13将使节点V03达到3*VCC的电压。同时，CLKBAR信号将为低，从而关断nMOS 44，以防止节点V03被拉到接地。又，因为电容器46已相对于节点V03而充电到3*VCC的电压，所以节点V36将大体等于6*VCC。信号HCLKBAR为低，因此关断nMOS 48并防止电压信号V36放电通过此晶体管返回到V31。
现转看图8，具有与第一电压倍加级16相同的结构的第二电压倍加级18的构造和操作是类似的，其中相应的元件以相同的数字后接撇号“′”为标记。然而，第二电压倍加级18接收电压信号V63和V36并产生电压信号V12；6和V6；12，而不是接收电压信号V31和V13并产生电压信号V63和V36。类似地，内部节点V60和V06对应于图7的节点V30和V03。
在CLK信号的奇数半周期期间，CLKBAR为高，从而接通nMOS 44′，将节点V06拉向接地。又，节点V06处的低电压接通pMOS 41′，从而将节点V60处的电压拉向6*VCC。假定电容器45′已在前一个半周期中相对于节点V60而充电到6*VCC，那么节点V12；6处的电压将大体等于12*VCC。因为HCLK′此时同样为低，所以nMOS 47′关断，从而防止节点V12；6处的电压放电返回通过此晶体管。信号HCLKBAR′将为高，从而接通nMOS 48′，使得节点V6；12将在此时具有大体等于6*VCC的电压。另外，电容器46′将相对于节点V06而大体充电到6*VCC的电压。
在CLK的偶数半周期期间，nMOS 44′和48′将关断，且nMOS 43′和47′将接通。因此，节点V60处的电压将被拉向接地，因此接通pMOS 42′。因此，节点V06处的电压将上升到大体等于6*VCC。由于电容器46′的预充电，节点V6；12处的电压将因此大体等于12*VCC。同时，节点V12；6处的电压将大体等于6*VCC，因此也使电容器45′相对于节点V60而充电到大体等于6*VCC。
注意，因此可仅使用2个电压倍加级16和18产生等于12*VCC的电压电平，借此使电荷泵所需的芯片面积最小化。给定电压信号V12；6和V6；12，应了解，许多类型的电路可用于“整流”所述两个信号来产生12*VCC伏DC信号VPP(图9)。现转看图9，其说明用于产生信号VPP的一输出级20的实施例的电路图。在CLK信号的奇数半周期期间，CLKBAR将为高，因此接通nMOS 84并将节点88拉向大地。又，此使HCLK信号为低。因为pMOS 82的栅极将比其源极(6*VCC)和漏极(在接地处的节点88或HCLK)具有更高的电势(12*VCC)，所以pMOS 82将关断，从而防止电压信号V6；12放电到大地。同时，pMOS 81的栅极将充电到6*VCC，而其源极在12*VCC处，从而接通pMOS81并将节点87(HCLKBAR)充电到12*VCC。因此，HCLKBAR信号此时将大体等于12*VCC。假定晶体管电容器85已相对于节点87而充电到6*VCC，那么节点89将为18*VCC的电压。又，节点89处的此高电压接通nMOS 91，从而允许信号VPP大体等于12*VCC。节点89处的高电压还接通nMOS 94，从而允许晶体管电容器86相对于接地的节点88而再充电到6*VCC的电压。因为nMOS 92的栅极和漏极(V6；12)将处在相同的电势下，所以此晶体管将被关断，从而防止信号VPP放电返回通过此晶体管。在此情形下，指示为漏极的nMOS 92的端子V6；12实际上充当源极，因为其处于比所指示的源极(VPP＝12*VCC)更低的电势(6*VCC)下。节点90处的6*VCC电压将通过接通的pMOS 86转移到nMOS 93的栅极。因为其栅极电压(6*VCC)低于其源极(12*VCC)或漏极(处于12*VCC下的节点89)，所以nMOS 93将关断，使得节点89处的高电压将不放电返回通过此晶体管。
在CLK信号的偶数半周期期间，nMOS 83将接通，从而将节点87(HCLKBAR)拉向大地。pMOS 82的栅极将为6*VCC，低于其源极(处于12*VCC下的V6；12)，使得此晶体管将接通，从而允许节点88处的HCLK信号上升到大体等于12*VCC伏。信号CLKBAR将为低，从而关断nMOS 84并防止HCLK信号放电到大地。参照前面使用的命名法，HCLK也可被命名为V12；0，且HCLKBAR可被命名为V0；12。同时，pMOS81的栅极将处于12*VCC下，高于其源极(处于6*VCC下的V12；6)，从而关断此晶体管。因为晶体管电容器86先前已相对于节点88而充电到6*VCC，所以节点90将具有18*VCC的电势，从而接通nMOS 92以保持输出信号VPP大体在12*VCC伏处。节点90处的高电压还将接通nMOS 93，从而允许晶体管电容器85相对于节点87而再充电到6*VCC伏，且节点89将处于6*VCC处。因为nMOS 91的栅极和漏极处于相同的电势下，所以此晶体管将被关断，从而防止信号VPP放电返回通过此晶体管。在其栅极处于6*VCC的电势、和其源极处于12*VCC和其漏极处于18*VCC处的情况下，nMOS 94也将被关断，从而防止节点90放电通过此晶体管返回到V6；12。
应了解，可对图9的电荷泵10进行修改以包含具有与第一和第二电压倍加级16和18相同的结构的额外的电压倍加级。因此，将存在复数个N电压倍加级，以第一电压倍加级16开始，接着是第二电压倍加级18等等，直到复数个电压倍加级中的第N个电压倍加级。再次参看图2，可见第一电压相加级12分别以V21和V12的形式提供第一和第二电压信号。第二电压相加级14接收这些信号并分别以V31和V13的形式提供第三和第四电压信号。第一电压倍加级16接收V31和V13并分别以V63和V36的形式提供第五和第六电压信号。第二电压倍加级18接收V63和V36并分别以V12；6和V6；12提供第七和第八电压信号。如果存在第三电压倍加级，那么其将接收V12；6和V6；12并分别提供第九和第十电压信号V24；12和V12；24。以此方式，复数个电压倍加级中的第N个电压倍加级将接收来自第(N-1)个电压倍加级的电压信号，并提供第(2*N+3)个和第(2*N+4)个电压信号，其中第(2*N+3)个电压信号将在CLK信号的奇数半周期期间大体等于2N*3*VCC伏，且将在CLK信号的偶数半周期期间大体等于2(N-1)*3*VCC伏。第(2*N+4)个电压信号将互补于第(2*N+3)个电压信号。又，输出级20将接收来自复数个电压倍加级中的第N个和最后一个电压倍加级的电压信号，并产生具有大体等于2N*3*VCC伏的振幅的VPP信号。
在图6的电荷泵中，每一倍加级所需的HCLK和HCLKBAR信号从共同的输出级得到。因此，对应于图6的级16的图7中标为HCLK和HCLKBAR和对应于图6的级18的图8中标为HCLK′和HCLKBAR′的信号展示为分别连接到来自输出级20的HCLK和HCLKBAR输出。图10展示替代实施例，其中倍加级N的输入信号HCLK和HCLKBAR从来自级N+1的额外的输出信号得到，且仅最后一个倍加级接收来自输出级的这些信号。在此图中，所有的级均以与图6中其对应的级相同数字来标记，另外添加撇号“′”。在图9的前述论述中，注意，HCLK可替代地标为V12；0，且HCLKBAR可标为V0；12。参看图7(第一倍加级)，可观察到，振幅6*VCC的HCLK和HCLKBAR信号足以将3*VCC的输入电压传递到输出节点，且类似地，0伏的振幅足以阻止6*VCC信号放电返回到输入。因此V60可替换V12；0信号(HCLK)，且HCLK和HCLKBAR信号来自随后的级而不是来自输出级是充分的。此实施例的优点为较低的电压信号用于栅极上，且在某些装置技术中此可减小相关晶体管的大小或复杂性，以及潜在地提高可靠性。
可对第一电压相加级12和输出级20中的电容器预充电，使得电荷泵10可开始循环。举例来说，图11a和图11b分别说明用于在电源接通时对第一电压相加级12的电容器25和26预充电的电路。通过分别施加电压VON通过二极管晶体管95和96到节点29和30，对电容器25和26中的每一个进行低于nMOS晶体管31和32的阈值电压的VON(其可等于VCC)的预充电，以初始化第一电压相加级12。如果在电荷泵操作开始前CLK和CLKBAR两者最初都保持恒定在VCC下，那么图2的节点V10和V01两者都将被强制接地，使得将全部VON电压置于这些电容器上。当泵开始并达到稳定状态时，二极管连接防止节点V21和V12放电返回到VON。类似地，图10c和10d分别说明用于对图9的晶体管电容器85和86预充电的电路。通过分别施加VON通过二极管晶体管97和98到节点89和90，对晶体管电容器85和86的每一个进行VON的预充电。类似的电路可用于对电荷泵10的剩余级中的电容器预充电。然而，实际上图11a-11d的四个预充电电路已证明能提供令人满意的结果。
尽管已参考特定实施例描述了本发明，但是所述描述仅为本发明的应用实例且不应被视为对本发明的限制。因此，所揭示的实施例的特征的各种改动和组合均在如由所附权利要求书所涵盖的本发明的范畴内。

Claims (11)

1.一种产生一电压的方法，其包括：
提供一电源电压VCC；
提供一具有单一时钟周期的时钟信号；
使VCC和VCC相加以产生一第一电压信号和一第五电压信号，所述第一电压信号在所述时钟信号的一第一相位期间等于2*VCC且在所述时钟信号的一第二相位期间等于VCC，所述第五电压信号互补于所述第一电压信号；
将VCC添加到所述第一电压信号和所述第五电压信号以产生一第二电压信号和一第六电压信号，所述第二电压信号在所述时钟信号的所述第一相位期间等于3*VCC且在所述时钟信号的所述第二相位期间等于VCC，所述第六电压信号互补于所述第二电压信号；和
响应所述时钟信号而使所述第二电压信号和所述第六电压信号加倍，以产生一第三电压信号和一第七电压信号，所述第三电压信号在所述时钟信号的所述第一相位期间等于6*VCC且在所述时钟信号的所述第二相位期间等于3*VCC，所述第七电压信号互补于所述第三电压信号。
2.根据权利要求1所述的方法，其进一步包括：
响应所述时钟信号而使所述第三电压信号加倍，以产生在所述时钟信号的所述第一相位期间等于12*VCC且在所述时钟信号的所述第二相位期间等于6*VCC的一第四电压信号。
3.根据权利要求1所述的方法，其进一步包括：
响应所述时钟信号而使所述第七电压信号加倍，以产生在所述时钟信号的所述第二相位期间等于12*VCC且在所述时钟信号的所述第一相位期间等于6*VCC的一第八电压信号。
4.一种电荷泵，其包括：
一接收一输入电压VCC的第一电压相加级，所述第一电压相加级可操作以响应具有一第一和一第二相位的一时钟信号来提供一第一和一第二电压信号，所述第一电压信号在所述时钟信号的所述第一相位期间等于2*VCC，且在所述时钟信号的所述第二相位期间等于VCC，所述第二电压信号互补于所述第一电压信号；
一接收所述输入电压VCC和所述第一和第二电压信号的第二电压相加级，所述第二电压相加级可操作以响应所述时钟信号来提供一第三和一第四电压信号，所述第三电压信号在所述时钟信号的所述第一相位期间等于3*VCC，且在所述时钟信号的所述第二相位期间等于VCC，所述第四电压信号互补于所述第三电压信号；和
一接收所述第三和第四电压信号并使所述第三和第四电压信号加倍以提供一第五和一第六电压信号的第一电压倍加级，所述第五电压信号在所述时钟信号的所述第一相位期间等于6*VCC且在所述时钟信号的所述第二相位期间等于3*VCC，所述第六电压信号互补于所述第五电压信号。
5.根据权利要求4所述的电荷泵，其进一步包括：
复数个电压倍加级，其中对于一整数k大于1而言的一第k个电压倍加级接收第(2*k+1)个和第(2*k+2)个电压信号，所述第k个电压倍加级可操作以响应所述时钟信号来提供第(2*k+3)个和第(2*k+4)个电压信号，所述(2*k+3)个电压信号在所述时钟信号的所述第一相位期间等于3*2k*VCC，且在所述时钟信号的所述第二相位期间等于3*2(k-1)*VCC，所述第(2*k+4)个电压信号互补于所述第(2*k+3)个电压信号。
6.根据权利要求4所述的电荷泵，其中所述第一电压相加级包含一第一电容器，所述电荷泵响应所述时钟信号而被配置成在所述时钟信号的所述第二相位期间对与所述输入电压VCC并联的所述第一电容器进行充电，并在所述时钟信号的所述第一相位期间耦合与所述输入电压VCC串联的所述已充电的第一电容器，使得所述第一电容器可提供所述第一电压信号。
7.根据权利要求6所述的电荷泵，其中所述第一电压相加级包含一第二电容器，所述电荷泵响应所述时钟信号而被配置成在所述时钟信号的所述第一相位期间对与所述输入电压VCC并联的所述第二电容器进行充电，并在所述时钟信号的所述第二相位期间耦合与所述输入电压VCC串联的所述充电的第二电容器，使得所述第二电容器可提供所述第二电压信号。
8.根据权利要求7所述的电荷泵，其中所述第二电压相加级包含一第三电容器，所述电荷泵响应所述时钟信号而被配置成在所述时钟信号的所述第二相位期间对与所述输入电压VCC并联的所述第三电容器进行充电，并在所述时钟信号的所述第一相位期间耦合与所述第一电压信号串联的所述充电的第三电容器，使得所述第三电容器可提供所述第三电压信号。
9.根据权利要求8所述的电荷泵，其中所述第二电压相加级包含一第四电容器，所述电荷泵响应所述时钟信号而被配置成在所述时钟信号的所述第一相位期间对与所述输入电压VCC并联的所述第四电容器进行充电，并在所述时钟信号的所述第二相位期间耦合与所述第二电压信号串联的所述充电的第四电容器，使得所述第四电容器可提供所述第四电压信号。
10.根据权利要求4所述的电荷泵，其中所述第二电压相加级包含具有一电介质层的至少一个电容器，所述电荷泵在所述电介质层上提供一电压，所述电压不超过所述电荷泵的所述输入电压VCC。
11.根据权利要求10所述的电荷泵，其中所述电介质层具有一低于所述第二电压相加级的电压输出的击穿电压。
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