WO2023223836A1 - 電源回路、パワーマネジメント回路及びセンサデバイス - Google Patents

電源回路、パワーマネジメント回路及びセンサデバイス Download PDF

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WO2023223836A1
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circuit
charge pump
voltage
output
input
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PCT/JP2023/017122
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哲也 廣瀬
光 瀬部
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国立大学法人大阪大学
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Definitions

  • the present invention mainly relates to circuit technology for cold start that can operate at extremely low voltage.
  • thermoelectric element EH thermoelectric element
  • LSI application AP for example, Non-Patent Document 1.
  • FIG. 15A is a block diagram of a cold start power supply circuit PS' described in Non-Patent Document 1.
  • the cold start power supply circuit PS' uses the input voltage V IN from a thermoelectric element as a power source, and converts the clock signal generated by the oscillation circuit OSC into a NOL (non-overlapping) clock signal with opposite phases to each other by the NOL clock generation circuit NOL.
  • the charge pump circuit CP includes a capacitor and a switch, and is switched and driven by a control signal to amplify the input voltage V IN .
  • a switched capacitor charge pump (SC-CP) circuit is a booster circuit that is attracting attention as a compact energy harvesting technology.
  • SC-CP switched capacitor charge pump
  • a control circuit that controls the charge pump circuit CP is required.
  • the cold start power supply circuit PS'' includes, in addition to the oscillation circuit OSC and the NOL clock generation circuit NOL, a 4-phase clock generator (4Phase), driver circuits DRV 1 to DRV m connected in series with m stages, and driver circuits DRV 1 to DRV m connected in series with n stages.
  • a 4-phase clock generator (4Phase) Each circuit group of charge pump circuits CP 1 to CP n is attached.
  • the oscillation circuit OSC generates a clock signal
  • the NOL clock generation circuit NOL generates a NOL clock signal.
  • the 4-phase clock generator (4Phase) generates 4-phase clocks consisting of 2 clocks having mutually opposite phases and having a predetermined on-duty of 50% or less.
  • the 4-phase clock signal passes through two systems, that is, driver circuits DRV 1 to DRV m of the first and second DRV circuit groups, and the amplitude of the clock signal is gradually amplified, and the output of the final stage is sent to the charge pump as a control signal. It is led to circuits CP 1 to CP n and used for controlling each switch.
  • FIG. 16 shows a circuit diagram of the first stage driver circuit DRV 1
  • Non-Patent Document 1 While the ring oscillator OSC and the NOL clock generation circuit NOL operate at an extremely low voltage, the minimum operating voltage of the driver circuit DRV is about 90 mV, and the above-mentioned Since it is higher than the operating voltage of other circuit parts, it is a bottleneck for the minimum operating voltage of ultra-low voltage cold start circuits using SC-CP circuits. Additionally, increasing the number of connected stages of the driver circuit DRV may be considered to increase the step-up ratio, but due to the effect of signal delay, a problem arises in which it is not guaranteed that a period in which both NOL clock signals are at low level will result in proper operation. The problem was that it became impossible to do so.
  • the voltage V IN from the energy harvester (for example, a thermoelectric element) targeted by the present invention is an extremely low voltage, it is desirable to realize a high step-up ratio in order to generate a sufficient voltage.
  • each driver circuit DRV is configured to be amplified by the input voltage V IN , the amplitude of the output voltage is a step-up ratio of (n+1) times in n stages. As the number of stages increases, the circuit becomes larger, and in an embodiment in which a four-phase clock generator and two systems of driver circuits DRV are provided, the circuit configuration becomes even larger.
  • the present invention has been made in view of the above, and provides a power supply circuit, a power management circuit, and a sensor device that generate an effective clock signal and enable cold start at extremely low voltage while having a simple circuit configuration.
  • the purpose is to provide
  • a power supply circuit includes a clock generation circuit, a driver circuit group, and a charge pump circuit group.
  • the clock generation circuit generates a clock signal from the output voltage of the energy harvester.
  • the driver circuit group has a first stage in which the clock signal is input, includes a capacitor and a switch, and has a first number of stages connected in series with driver circuits that boost the input clock signal and output it.
  • the charge pump circuit group receives the output voltage at the first stage, and includes a second stage of charge pump circuits each including a capacitor and a switch, and doubles the input output voltage and outputs it as a boosted voltage. Connected in series.
  • the driver circuit group charges the capacitors of the driver circuits of corresponding stages with the boosted voltage from each charge pump circuit of the charge pump circuit group, and each driver circuit charges the boosted voltage from each charge pump circuit of the charge pump circuit group.
  • the boosted voltage is charged in the capacitors of the driver circuits in the corresponding stages, and a clock signal input from the driver circuit in the previous stage is superimposed on the boosted voltage via the capacitors and output.
  • each driver circuit superimposes the clock signal inputted from the previous stage driver circuit on the boosted signal from the charge pump circuit, which has been boosted twice, via the capacitor, and amplifies the boosted signal by two times. , are sequentially output to the next stage, so although the circuit configuration is simple, an effective clock signal is generated and a cold start at an extremely low voltage is possible.
  • the power supply circuit includes a clock generation circuit, a driver circuit group, and a charge pump circuit group.
  • the clock generation circuit generates a clock signal from the output voltage of the energy harvester.
  • the driver circuit group receives the clock signal at the first stage, includes a capacitor and a switch, and connects in series a first number of driver circuits that step up and output the input clock signal.
  • the charge pump circuit group receives the output voltage at the first stage, and includes a second stage of charge pump circuits each including a capacitor and a switch, and doubles the input output voltage and outputs it as a boosted voltage. Connected in series.
  • the final stage driver circuit guides the output clock signal to each driver circuit as a control signal for switching the switches.
  • the circuit configuration is simpler than the conventional circuit configuration, it is possible to generate an effective clock signal and perform a cold start at an extremely low voltage.
  • the clock signal whose amplitude has been amplified at the final stage is guided to each driver circuit as a control signal to switch the switches, it is possible to avoid deterioration of switch performance in extremely low voltage operation.
  • the power supply circuit includes a clock generation circuit, a driver circuit group, and a charge pump circuit group.
  • the clock generation circuit generates a clock signal from the output voltage of the energy harvester.
  • the driver circuit group has a first stage in which the clock signal is input, includes a capacitor and a switch, and has a first number of stages connected in series with driver circuits that boost the input clock signal and output it.
  • the charge pump circuit group receives the output voltage at the first stage, and includes a second stage of charge pump circuits each including a capacitor and a switch, and doubles the input output voltage and outputs it as a boosted voltage. Connected in series.
  • the clock generation circuit generates, as the clock signals, signals having opposite phases to each other and having non-overlapping output periods in which both signals are at a low level, and each driver circuit generates a signal having a non-overlapping output period in which both signals are at a low level. During the overlap output period, the switch is switched to maintain the output signal at a low level.
  • an effective NOL clock signal can be generated to enable cold start at extremely low voltage.
  • the power management circuit includes a booster circuit that boosts the output voltage of the energy harvester to a predetermined voltage based on the boosted voltage from the power supply circuit and the last stage charge pump circuit of the charge pump circuit group. It is equipped with the following. According to the present invention, it is possible to provide a power management circuit that efficiently realizes a cold start at extremely low voltage.
  • a sensor device includes the power supply circuit, the energy harvester, and an application including a sensor that is operated based on a boosted voltage from a charge pump at the final stage of the charge pump circuit group. It is something that According to this invention, by applying the boosted voltage from the charge pump circuit at the final stage of the power supply circuit or the voltage obtained by appropriately converting this boosted voltage, it is possible to perform a cold start with an extremely low voltage from the energy harvester.
  • a sensor device can be provided.
  • the circuit configuration is simple, it is possible to generate an effective clock signal and enable a cold start at an extremely low voltage.
  • FIG. 1 is an overall schematic configuration diagram showing an example of an extremely low power electronic device that operates using energy harvesting, to which the present invention is applied.
  • FIG. 1 is a block diagram showing an embodiment of a cold start power supply circuit according to the present invention.
  • 3 is a more specific circuit diagram of the cold start power supply circuit of FIG. 2.
  • FIG. FIG. 2 is a circuit diagram showing one embodiment of a charge pump circuit.
  • 1 is an explanatory diagram of a driver circuit, in which (A) is a circuit diagram showing one embodiment of the driver circuit, and (B) is a time chart showing input/output clock signals.
  • FIG. 1 is an overall schematic configuration diagram showing an example of an extremely low power electronic device that operates using energy harvesting, to which the present invention is applied.
  • FIG. 1 is a block diagram showing an embodiment of a cold start power supply circuit according to the present invention. 3 is
  • (A) is a simulation waveform at the startup of the driver circuit
  • (B) is an enlarged view of a partial period of (A)
  • (C) is a charge pump waveform at an input voltage of 100 mV.
  • FIG. 3 is a simulation output waveform diagram of circuit CP.
  • FIG. 3 is a diagram showing the results of an evaluation test, and is a diagram showing the input voltage dependence of the boost ratio by simulation.
  • (A) is a diagram showing another embodiment of the power management circuit PMC
  • (B) is a diagram showing still another embodiment of the power management circuit.
  • FIG. 7 is a circuit diagram showing another embodiment of the driver circuit when a one-input, one-output type charge pump is applied.
  • FIG. 7 is a diagram showing still another embodiment of the charge pump circuit.
  • A) is a block diagram of a conventional cold start power supply circuit PS
  • B) is a block diagram of another conventional cold start power supply circuit PS'
  • C is a timing chart illustrating the NOL clock.
  • A) is a diagram of a conventional driver circuit
  • FIG. 1 is an overall schematic configuration diagram showing an example of an extremely low power electronic device DE that operates using energy harvesting and to which the present invention is applied.
  • the ultra-low power electronic device DE includes, for example, a harvester EH powered by a thermoelectric element, a small application AP equipped with a sensor device that measures an object, and a power management circuit PMC interposed between them. .
  • the power management circuit PMC includes a cold start circuit CS and a booster circuit VBC.
  • the cold start circuit CS includes a cold start power supply circuit PS and a pulse generator PG.
  • the cold start circuit CS starts the operation of the power management circuit PMC at an extremely low voltage.
  • the cold start power supply circuit PS generates a local power supply within the chip constituting the circuit, and uses this local power supply to drive the pulse generator PG.
  • the pulse generator PG may be configured with a circuit that detects an input voltage and generates a pulse, or an oscillation circuit.
  • the booster circuit VBC is operated with a pulse signal from the pulse generator PG, for example, a switching regulator is operated to generate power at a predetermined level and drive the application AP.
  • FIG. 2 is a block diagram showing an embodiment of the cold start power supply circuit PS according to the present invention.
  • the cold start power supply circuit PS includes an oscillation circuit (OSC) 10 (hereinafter referred to as OSC circuit 10), a non-overlap (NOL) clock generation circuit 20 (hereinafter referred to as NOL clock generation circuit 20), and a driver circuit. (DRV) 30 (hereinafter referred to as DRV circuit group 30), and a charge pump (CP) circuit 40 (hereinafter referred to as CP circuit group 40).
  • the OSC circuit 10 and the NOL clock generation circuit 20 receive the input voltage V IN obtained from the harvester EH as a power source. Note that the OSC circuit 10 and the NOL clock generation circuit 20 constitute a clock generation circuit according to the present invention.
  • the OSC circuit 10 uses, for example, a known ring oscillator to generate a clock signal with a predetermined period, for example, on the order of several hundred to several KHz.
  • the NOL clock generation circuit 20 generates, from the clock signal generated by the OSC circuit 10, two-phase clock signals ⁇ 0 and ⁇ 0b, which are synchronized with each other and have an on-duty of 50% or less. Further, the NOL clock generation circuit 20 is a circuit for generating clock signals ⁇ 0 and ⁇ 0b in which two clock signals do not turn on (high voltage level) at the same time. As shown in FIG. 5B, the clock signals ⁇ 0 and ⁇ 0b are signals that include low-level superimposed periods of clocks having opposite phases as non-overlapping periods.
  • FIG. 3 is a more specific circuit diagram of the cold start power supply circuit PS of FIG. 2.
  • a DRV circuit group 30 is a circuit for increasing the amplitude of a clock signal.
  • the DRV circuit group 30 has DRV circuits 31 to 3n configured by connecting multiple stages, here n stages, in series, and each stage receives a clock signal input from the previous stage. By amplifying the amplitude of the clock signal, the clock signal is gradually amplified according to the number of stages.
  • the cold start power supply circuit PS sequentially amplifies the NOL clock signal from the NOL clock generation circuit 20 using multiple stages of DRV circuits 31 to 3n.
  • the output clocks ⁇ n and ⁇ nb of the final stage DRV circuit 3n are guided to the DRV circuits 31 to 3n of the DRV circuit group 30 and the CP circuits 41 to 4n of the CP circuit group 40 as control signals.
  • This control signal is applied to the switches M 1 to M 8 in the DRV circuit group 30 (see FIG. 5, exemplified by the DRV circuit 31), and the switches S n, S nb in the CP circuit group 40 (see FIG. 5, exemplified by the CP circuit 41). (see 4).
  • the configuration can be made without using the conventional four-phase clock generator and two systems of driver circuits, and the circuit can be simplified and the circuit configuration can stably boost an extremely low voltage.
  • the CP circuit group 40 has a plurality of CP circuits 41 to 4n configured by connecting n stages in series for simplicity. Amplify the amplitude of the input voltage.
  • the CP circuits 41 to 4n are 2-input, 2-output circuits specialized for extremely low voltage operation in this embodiment, and include switches S n, S nb and a capacitor C 11 for charge transport. ,C consists of 12 .
  • FIG. 4 is a diagram representatively explaining the first stage CP circuit 41.
  • the capacitor C 12 is charged with the charge of the input voltage V IN1 , and then when the switch S nb side is on, the capacitor C 12 is charged.
  • the input voltage V IN2 is superimposed on the capacitor C12 , and a voltage that is twice the input voltage is output as the output voltage V ouT2 .
  • a voltage is superimposed on the capacitor C 11 at the opposite timing, and twice the voltage is outputted as the output voltage V ouT1 . This operation is repeated to boost the voltage.
  • the input voltage is 2V IN1,2
  • the output voltage is 4V IN1,2
  • the voltage is gradually increased up to n stages.
  • the CP circuit group 40 amplifies the input voltage at a step-up ratio of 2 n times according to the number of stages by switch control.
  • the CP circuits 41 to 4n are connected so that each output voltage is input to the next stage and is also input as an input voltage to the corresponding stage of the DRV circuits 31 to 3n.
  • the amplitude of the output clock from the DRV circuits 31 to 3n is improved by a factor of 2n , compared to (n+1) times in the conventional circuit. For example, when attempting to output a voltage of 800 mV from an input voltage of 100 mV, seven stages are required in the conventional circuit, but with the circuits shown in FIGS. 2 and 3, this can be achieved with the smaller number of stages, 3 stages.
  • the conventional circuit when outputting a voltage of 800 mV from an input voltage of 50 mV, the conventional circuit requires 15 stages, but the circuits shown in FIGS. 2 and 3 can achieve this with four stages. In this way, since the step-up ratio of the amplitude of the clock signal is increased exponentially with respect to the number of driver stages, the circuit can be simplified, and even lower voltage operation can be achieved, resulting in efficiency.
  • the output of the final stage CP circuit 4n is guided to the DRV circuit 3n and also to the pulse generator PG.
  • the pulse generator PG may be subjected to predetermined processing in the CP circuit 4n so that, for example, a signal with a higher amplitude is selected and guided, or the pulse generator PG may perform similar processing.
  • FIG. 5 is a diagram explaining the first stage DRV circuit 31, in which (A) is a circuit diagram showing one embodiment of the DRV circuit 31, and (B) is a time chart showing input/output clock signals.
  • the DRV circuit 31 will be explained as a representative example.
  • the DRV circuits 31 have mutually complementary circuit configurations.
  • the DRV circuit 31 includes a predetermined number of switches M1 to M8, for example, eight switches made of transistors such as MOSFETs, and supplies voltages V IN1 and V IN2 from the CP circuit 41 to pumping capacitors C 1 and C 2 . It charges and outputs the superimposed clock input voltages ⁇ 0 and ⁇ 0b.
  • switches M5 and M6 are interposed between the input and output terminals of clock signals ⁇ 0, ⁇ 1 and ⁇ 0b, ⁇ 1b, and are turned on while the input clock is at a low level to set the output terminal ⁇ 1 ( ⁇ 1b) to a low level. It is provided for holding and resetting.
  • the operation of the DRV circuit 31 will be explained.
  • NOL clock signals ⁇ 0 and ⁇ 0b are input, NOL clock signals ⁇ 1 and ⁇ 1b are generated and output.
  • the output voltage of the corresponding CP circuit 41 is input to the output terminals V IN1 and V IN2 of the DRV circuit 31.
  • the charging voltages of the capacitors C 1 and C 2 of the DRV circuit 31 are determined by the output voltage of the corresponding CP circuit 41, so that the step-up ratio of ⁇ 1 and ⁇ 1b is determined.
  • the circuit shown in FIG. 5 has a configuration in which the output voltage on the lower voltage side of the output voltages V IN1 and V IN2 of the CP circuit 41 is used as a power source for the driver circuit 31.
  • the leakage current of the switches M1 and M2 connected to the capacitors C 1 and C 2 can be reduced. Furthermore, by using the control signals ⁇ n and ⁇ nb obtained at the final stage of the DRV circuit group 30 for control, the on-resistance of the switch M is reduced, and the deterioration or decline in the charging performance of the capacitors C 1 and C 2 is suppressed. There is.
  • FIGS. 6 to 8 the operation of the driver circuit 31 according to the state of the input clock signal will be briefly explained using FIGS. 6 to 8. Note that in FIGS. 6 to 8, for convenience of explanation, circuit components indicated by broken lines and light-colored wiring portions are shown in an off state.
  • the capacitors C 1 and C 2 superimpose the input voltage (0,2V IN ) from the previous stage on the output voltage 2V IN of the CP circuit 42, and the output signal becomes (0,4V IN ).
  • the capacitors C 1 and C 2 superimpose the input voltage (0,4V IN ) from the previous stage on the output voltage 4V IN of the CP circuit 43, and the output signal becomes (0,8V IN ).
  • the boost ratio increases exponentially in accordance with the number of stages, a high boost ratio can be obtained with a small number of stages.
  • the DRV circuits 31 to 3n operate using the output voltages of the corresponding CP circuits 41 to 4n as power supplies. Since the CP circuit group 40 is not charged at the start of operation, the DRV circuits 31 to 3n operate while gradually changing their operations. When the output voltage of the CP circuits 41 to 4n is zero and the capacitors C 1 and C 2 in the DRV circuits 31 to 3n are not charged, the DRV circuits 31 to 3n output the input signals as they are. Therefore, the amplitude of the output signal from the final stage DRV circuit 3n becomes V IN , which is the same as the amplitude before boosting.
  • the CP circuits 41 to 4n operate according to this signal, and the output voltages of the CP circuits 41 to 4n gradually increase.
  • the capacitors C 1 and C 2 in the DRV circuits 31 to 3n are gradually charged, effectively increasing the amplitude of the output clock.
  • the output voltages of the CP circuits 41 to 4n also increase. That is, the CP circuits 41 to 4n and the DRV circuits 31 to 3n form a positive feedback loop, and the outputs of the CP circuits 41 to 4n and the DRV circuits 31 to 3n both increase.
  • the cold start power supply circuit PS starts operating from a state where the CP circuits 41 to 4n are not charged.
  • FIGS. 9 to 11 are charts showing the results of simulation evaluation tests conducted on the cold start power supply circuit.
  • This evaluation test was conducted using a 0.18- ⁇ m, 1-poly, 6-metal (1P6M) CMOS process for a cold start power supply circuit.
  • the charge transport capacitors in the first, second, and third stages of the CP circuit group were 55.0 pF, 27.5 pF, and 13.8 pF, respectively. All capacitors used in the DRV circuit were 28.8pF. Also, the output capacitor was set to 36pF. The capacitance value of each capacitor was determined based on the following procedure.
  • the charge transport capacitor of the CP circuit was made as large as possible within a realistic value considering the circuit area.
  • the DRV circuit was set to the minimum size within the range that would not adversely affect the driver output waveform at the operating frequency of the oscillation circuit used.
  • the value of the output capacitor was chosen so that the expected output voltage would not fluctuate significantly due to the load on the CP circuit during a cold start. Note that the value of the output capacitor was set using a level shifter circuit, which is a type of pulse generator, and checking the fluctuation state.
  • the OSC circuit and NOL clock generation circuit use circuits that apply ultra-low voltage circuit technology.
  • the series resistance of the cold start power supply circuit was 5 ⁇ .
  • FIG. 9 shows the results of the evaluation test.
  • (A) is the simulation waveform at the rise of the DRV circuit
  • (B) is an enlarged view of a part of the period in (A)
  • (C) is the simulation waveform at the input voltage of 100 mV.
  • FIG. 3 is a simulation output waveform diagram of the CP circuit.
  • FIG. 9(A) shows the output waveforms ⁇ 3, ⁇ 3b of the final stage DRV circuit when the input voltage is 100 mV and an enlarged view thereof.
  • the output amplitude during steady state was 712.6mV, which is close to the ideal value. It was found from the rise transition of the waveform that the boost clock was being generated normally.
  • Figure 9(C) shows the output waveform of the CP circuit in a no-load state.
  • the output voltage gradually increased over about 10 ms and reached a steady state of 702.5 mV.
  • FIG. 10 is a diagram showing the results of the evaluation test, where (A) is a diagram showing the load current dependence of the output voltage of the CP circuit by simulation, and (B) is a diagram showing the load current dependence of the power conversion efficiency by simulation. It is.
  • Figure 10(A) shows the simulation results of the load current dependence of the output voltage when the input voltage is 100mV. Since this CP circuit has a low charge transfer ability at the start of operation, the load current was changed by changing the resistance value connected in parallel to the output capacitor for evaluation. It was found that the output voltage decreased as the load current increased.
  • the load current range where the output voltage was 400mV or more was 15nA or less. This range can be expanded by increasing the capacitor of the CP circuit. Considering the case where this CP circuit is used for cold start operation, the output voltage is used as a power source for the pulse generator PG, so this load current is within a practical range.
  • FIG. 10(B) shows the load current dependence of power conversion efficiency.
  • the power conversion efficiency is a value that also takes into account the power consumption of the ring oscillator, NOL clock generation circuit, and DRV circuit. As shown by the broken line in the figure, when the input voltage was 100 mV and the load current was 12.7 nA, the maximum efficiency was 42.9%. Power conversion efficiency can also be improved by increasing the size of the capacitor in the CP circuit. Further, the reason why the efficiency decreases when the load current is small is that the power consumption of the control circuit section is larger than the output power. On the other hand, the reason why the efficiency decreases when the load current is large is because the output power decreases as the output voltage decreases.
  • FIG. 11 is a diagram showing the results of the evaluation test, and is a diagram showing the input voltage dependence of the boost ratio based on simulation.
  • the voltage conversion ratio (VCR) was 6 or higher when the input voltage was 41mV or higher. On the other hand, below 40mV, it was below 1.
  • the reason why the boost ratio changed rapidly depending on the input voltage is thought to be because it depends on the open loop gain of the feedback loop between the CP circuit and the DRV circuit. This is because when the input voltage is 40 mV or less, the loop gain is 1 or less and the amplitude of the output clock of the DRV circuit does not increase, but when the input voltage exceeds 41 mV, the loop gain becomes 1 or more and the amplitude increases.
  • the power management circuit PMC has been described as supplying the output of the cold start power supply circuit PS to the step-up (step-down) circuit VBC such as a switching regulator via the pulse generator PG, but it is not necessarily a pulse-driven type. Not limited.
  • a configuration including a cold start power supply circuit PS and a pulse generator PG is adopted as the cold start circuit CS, but depending on the application, operating voltage, and current of the device DE, the configuration shown in FIG.
  • the output of the cold start power supply circuit PS may be led directly to the booster circuit VBC, or as shown in FIG. 12(B), the output of the cold start power supply circuit PS may be led directly to the application AP.
  • the booster circuit VBC various circuits such as a booster circuit using an inductor, a booster circuit or a buck-boost circuit using a transformer can be adopted.
  • the output signals V IN1 and V IN2 of the CP circuits 41 to 4n are individually input to each input terminal (see FIG. 5(A)) in the corresponding DRV circuit, but as shown in FIG. Regarding the input to the DRV circuit 31' when a 1-input, 1-output type CP circuit is used, the power supplies V IN1 and V IN2 of the driver circuit 31 in Fig. 5(A) are combined into one input terminal. It may be set as V IN and lead the output voltage of the CP circuit.
  • the number of stages of the DRV circuit group and the CP circuit group is the same number n, but the number of stages may be different. Furthermore, although the output signal of the CP circuit at each stage is input as the power supply to the DRV circuit at the corresponding stage, the one-to-one correspondence is not necessarily required.
  • FIG. 14 shows a circuit configuration of a cold start power supply circuit PS using a one-input, one-output type CP circuit as shown in FIG. 13.
  • 14(A) shows a case where the number of stages of the CP circuit group 40' and the DRV circuit group 30' are different
  • FIG. 14(B) shows the case where the number of stages of the CP circuit group 40'' and the DRV circuit group 30'' are different. shows the case where are the same.
  • the DRV circuit group 30' has N stages of DRV 1 circuit, DRV 2 circuit, . . . DRV N circuit
  • the CP circuit group 40' has CP 1 circuit, . -1 circuit with (N-1) stages.
  • the output 2V IN of the CP 1 circuit is input to the V IN terminal of the DRV 2 circuit
  • the output 2 n-1 V IN of the final stage CP N-1 circuit is input to the V IN terminal of the DRV N circuit.
  • CP OUT from the charge pump circuit CP.
  • the DRV circuit group 30'' has N stages of DRV 1 circuit, DRV 2 circuit, . . . DRV N circuit
  • the CP circuit group 40'' also has CP 1 circuit, . ⁇ CP N-1 circuit, N stage of CP N circuit.
  • the circuit is configured in the same manner as in FIG. 14(A), but the output 2 n V IN of the final stage CP N circuit is output from the charge pump circuit CP as CP OUT .
  • the present invention may include embodiments in which the following embodiments (1) to (3) are individually or selectively combined.
  • the output signal of the CP circuit may be taken in as a power source for the DRV circuit of the corresponding stage.
  • the amplitude V IN of the clock signal input to the DRV circuit can be amplified to an exponential step-up ratio of 2 n according to the number of stages n, and a clock signal exhibiting high reliability can be obtained with a small number of stages. .
  • a configuration may be adopted in which the output signals ⁇ n and ⁇ nb of the final stage DRV circuit are led to all DRV circuits as control signals. According to this, by using higher amplitude clock signals ⁇ n and ⁇ nb to switch the switches in each DRV circuit, the switching becomes more reliable, and especially in the mode using transistor switches, the switch resistance is reduced and the performance is improved. Improvements can be made.
  • both the outputs ⁇ n and ⁇ nb of each DRV circuit are switched to Low, which not only improves the reliability of the switch performance, but also provides a 4-phase clock generator and 2 systems. This can be done with only one system of driver circuits without using driver circuits, and the circuit can be simplified.
  • thermoelectric element is used as an energy harvester, but in addition to heat, light, vibration, and even electromagnetic waves may be used as an energy source.
  • the application AP is expected to be applied to wearable devices equipped with medical biosensors for measuring brain waves, electrocardiograms, pulses, blood oxygen concentration, etc., as well as installations in general industrial fields. It is also universally applicable to remote type information gathering devices.
  • the power supply circuit includes a clock generation circuit, a driver circuit group, and a charge pump circuit group.
  • the clock generation circuit generates a clock signal from the output voltage of the energy harvester.
  • the driver circuit group has a first stage in which the clock signal is input, includes a capacitor and a switch, and has a first number of stages connected in series with driver circuits that boost the input clock signal and output it.
  • the charge pump circuit group receives the output voltage at the first stage, and includes a second stage of charge pump circuits each including a capacitor and a switch, and doubles the input output voltage and outputs it as a boosted voltage. Connected in series.
  • the driver circuit group charges the capacitors of the driver circuits of the corresponding stages with the boosted voltages from each charge pump circuit of the charge pump circuit group, and also charges the capacitors of the driver circuits of the corresponding stages, and receives the clock signal input from the driver circuit of the previous stage. It is preferable that the voltage be superimposed on the boosted voltage and output via the capacitor.
  • each driver circuit superimposes the boosted signal from the charge pump circuit, which has been boosted twice, with the clock signal input from the previous driver circuit via a capacitor, and amplifies the boosted signal by two times. Since the clock signal is sequentially outputted to the next stage, it is possible to generate an effective clock signal and perform a cold start at an extremely low voltage, despite having a simple circuit configuration.
  • the power supply circuit includes a clock generation circuit, a driver circuit group, and a charge pump circuit group.
  • the clock generation circuit generates a clock signal from the output voltage of the energy harvester.
  • the driver circuit group has a first stage in which the clock signal is input, includes a capacitor and a switch, and has a first number of stages connected in series with driver circuits that boost the input clock signal and output it.
  • the charge pump circuit group receives the output voltage at the first stage, and includes a second stage of charge pump circuits each including a capacitor and a switch, and doubles the input output voltage and outputs it as a boosted voltage. Connected in series. It is preferable that the final stage driver circuit guides the output clock signal to each driver circuit as a control signal for switching the switch.
  • the circuit configuration is simpler than the conventional circuit configuration, it is possible to generate an effective clock signal and perform a cold start at an extremely low voltage.
  • the clock signal whose amplitude has been amplified at the final stage is guided to each driver circuit as a control signal to switch the switches, it is possible to avoid deterioration of switch performance in extremely low voltage operation.
  • the power supply circuit includes a clock generation circuit, a driver circuit group, and a charge pump circuit group.
  • the clock generation circuit generates a clock signal from the output voltage of the energy harvester.
  • the driver circuit group has a first stage in which the clock signal is input, includes a capacitor and a switch, and has a first number of stages connected in series with driver circuits that boost the input clock signal and output it.
  • the charge pump circuit group receives the output voltage at the first stage, and includes a second stage of charge pump circuits each including a capacitor and a switch, and doubles the input output voltage and outputs it as a boosted voltage. Connected in series.
  • the clock generation circuit generates, as the clock signals, signals having opposite phases to each other and having non-overlapping output periods in which both signals are at a low level, and each driver circuit generates a signal having a non-overlapping output period in which both signals are at a low level.
  • the switch is switched to maintain the output signal at a low level during the overlap output period.
  • an effective NOL clock signal can be generated to enable cold start at extremely low voltage.
  • the first number of stages and the second number of stages be equal. According to this configuration, it is possible to realize a simple circuit configuration in which the amplification of the amplitude of the clock signal corresponds to the boosting of the input signal by the charge pump.
  • the power management circuit according to the present invention includes a booster circuit that boosts the output voltage of the energy harvester to a predetermined voltage based on the boosted voltage from the power supply circuit and the last stage charge pump circuit of the charge pump circuit group. It is preferable to have the following. According to the present invention, it is possible to provide a power management circuit that efficiently realizes a cold start at extremely low voltage.
  • a sensor device includes the power supply circuit, the energy harvester, and an application including a sensor that is operated based on a boosted voltage from a charge pump at the final stage of the charge pump circuit group. It is preferable. According to this invention, by applying the boosted voltage from the charge pump circuit at the final stage of the power supply circuit or the voltage obtained by appropriately converting this boosted voltage, it is possible to perform a cold start with an extremely low voltage from the energy harvester. A sensor device can be provided.
  • EH Harvester AP application 10 OSC circuit 20 NOL clock generation circuit 30,30',30'' DRV circuit group 31 ⁇ 3n DRV circuit 40,40',40'' CP circuit group 41 ⁇ 4n CP circuit EH Harvester AP application PMC Power Management circuit CS Cold start circuit PS Cold start power supply circuit (power supply circuit) PG pulse generator

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Abstract

コールドスタート用電源回路（PS）はハーベスタ（EH）の出力電圧からHOLクロックを生成するクロック生成回路（１０，２０）と、DRV回路（３１）にHOLクロックが入力され、キャパシタ（C）とスイッチ（M）とを備え、入力されたNOLクロックを昇圧して出力するDRV回路をn段直列接続したDRV回路群（３０）と、CP回路（４１）に出力電圧が入力され、キャパシタ（C）とスイッチ（S）とを備え、入力された出力電圧を２倍の昇圧電圧にして出力するCP回路をn段直列接続したCP回路群（４０）とを備える。DRV回路群はCP回路群のCP回路（４１～４ｎ）からの昇圧電圧でそれぞれ対応する段のDRV回路（３１～３ｎ）のキャパシタ（C）を充電させると共に前段のDRV回路から入力されるクロック信号をキャパシタ（C）を介して昇圧電圧に重畳させて出力する。これによって簡易な回路構成でありながら、効果的なクロック信号を生成して極低電圧でコールドスタートを行う。

Description

電源回路、パワーマネジメント回路及びセンサデバイス
　本発明は、主に極低電圧で動作可能なコールドスタートのための回路技術に関する。
　近年、多種多様なセンサデバイスを用いて取得した情報を活用する次世代IoT（Internetof Things）情報社会の実現が期待されている。かかる情報社会の実現に向けて、バッテリーに代わる新たなエネルギー源として、熱、光、振動、そして電磁波といった身の周りに存在する環境エネルギーを電気エネルギーに変えて利用するエネルギーハーベスティング技術が注目されている。一方、例えば熱電素子で得た人体の熱エネルギーを電気エネルギーに変換して利用する場合、出力電圧が低いためにLSIを直接動作させることができず、例えば図１に示す極低電力用電子デバイスDEのように、熱電素子EHとLSIアプリケーションAPとの間にパワーマネジメント回路PMCを介在させている（例えば非特許文献１）。さらに初期状態から昇圧動作を開始させるためには、パワーマネジメント回路PMC内のコールドスタート回路CSをより低電圧で駆動させる方法として、例えばコールドスタート用電源回路PSでチップ内のローカル電源を生成し、この電源でパルスジェネレータPG及び昇圧回路VBCを駆動させることでパワーマネジメント回路PMCを動作するようにしている。図１５（Ａ）は、非特許文献１に記載されたコールドスタート用電源回路PS’のブロック図である。コールドスタート用電源回路PS’は、熱電素子などからの入力電圧VINを電源にして、発振回路OSCで生成したクロック信号からNOLクロック生成回路NOLで互いに逆相のNOL（ノンオーバーラップ）クロック信号を生成し、次いでドライバ回路DRVに導いてNOLクロック信号の振幅を増幅させた制御信号を生成する。チャージポンプ回路CPは、コンデンサとスイッチとを備え、制御信号でスイッチング駆動されて、入力電圧VINを増幅する。コールドスタート用電源回路PS’による極低電圧動作を実現するためには、コールドスタート用電源回路PS’内の各回路部を極低電圧で動作させることが必要であり、発振回路OSC及びNOLクロック生成回路NOLについては数十mVでの動作が達成されている。
　ところで、小型エネルギーハーベスティング技術で注目されている昇圧回路に、switched capacitor charge pump（SC-CP）回路がある。SC-CP回路を動作させるためには、チャージポンプ回路CP本体の他に、チャージポンプ回路CP本体を制御する制御回路が必要になる。先述のとおり、コールドスタート用電源回路PS’は、図１５（Ａ）に示す構成で実現できる一方、ドライバ回路DRVがノンオーバーラップ動作に対応できないとの課題があり、かかる課題に対応した技術として、図１５（Ｂ）に示す回路（非特許文献１参照）が新たに提案されている。コールドスタート用電源回路PS’’は、発振回路OSC、NOLクロック生成回路NOLに加えて、４フェイズクロックジェネレータ（4Phase）、ｍ段直列接続されたドライバ回路DRV１～DRVｍ、及びｎ段直列接続されたチャージポンプ回路CP１～CPｎの各回路群を付設している。発振回路OSCはクロック信号を生成し、NOLクロック生成回路NOLはNOLクロック信号を生成する。さらに、４フェイズクロックジェネレータ（4Phase）は、互いに逆相で、５０％以下の所定のオンデューティを有する２クロック分からなる４フェイズクロックを生成する。４フェイズクロック信号は、２系統の、すなわち第１、第２DRV回路群それぞれのドライバ回路DRV１～DRVｍを通って、クロック信号の振幅が漸次増幅され、最終段の出力が制御信号としてチャージポンプ回路CP１～CPｎに導かれて各スイッチ制御に用いられている。
M.　Nishi,　Y.　Nakazawa,　K.　Matsumoto,　N.　Kuroki,　M.　Numa,　R.　Matsuzuka,　O.　Maida,　D.　Kanemoto　and　T.　Hirose,　"Sub-0.1V　Input,　Low-Voltage　CMOS　Driver　Circuit　for　Multi-Stage　Switched　Capacitor　Voltage　Boost　Converter,"　in　IEEE　Int.　Conf.　Electron.,　Circuits　Syst.,　2019,　pp.　530　-　533.
　ところで、図１５（Ａ）に示すドライバ回路DRVには、上述したように、NOLクロック信号（図１５（Ｃ）参照）を受けても、増幅したNOLクロック信号を生成することができないという課題があった。図１６は、かかる課題を説明するもので、図１６（Ａ）は、初段のドライバ回路DRV１の回路図を示し、図１６（Ｂ）は、入力NOLクロックがともにLow（Φ0＝0,Φ0b＝0）となる時の動作を示す。なお、図１６（Ｂ）では、説明の便宜上、破線で示す回路部品及び淡色の配線部分はオフの状態にあることを示している。入力されるNOLクロックがともにLowの時、キャパシタC１,C２の上部の電圧はVINとなるためスイッチM3及びM4がオンとなり、出力電圧Φ1,Φ1bはともにVINとなる。このように、図１５（Ａ）に記載のドライバ回路DRVでは、NOL期間（出力電圧Φ1,Φ1bが共に0の期間）を確保することができない。
　また、非特許文献１に報告されているように、リングオシレータOSCやNOLクロック生成回路NOLは極低電圧で動作する一方、ドライバ回路DRVの動作電圧は最低動作電圧が90mV程度であり、上述した他の回路部の動作電圧より高いことから、SC-CP回路を用いた極低電圧コールドスタート回路の最低動作電圧のボトルネックとなっている。また、昇圧比を高めるためにドライバ回路DRVの接続段数を増やすことが考えられるが、信号の遅延の影響によってNOLクロック信号が共にLowレベルとなる期間の確保が保証されない問題が生じ、適正な動作ができなくなるという課題があった。そのため、ドライバ回路DRVが使用できる段数には限界があり、高い昇圧比を得ることが困難となっている。さらに、低電圧化が進むとドライバ回路DRV内のスイッチトランジスタのスイッチ性能の劣化に伴い、チャージポンプ回路CPでキャパシタを十分に充電することができず、ドライバ回路DRVの増幅動作及びチャージポンプ回路CPの昇圧動作が困難になるという課題がある。
　また、本発明が対象とするエネルギーハーベスタ（例えば熱電素子）からの電圧VINは極低電圧であるため、十分な電圧を生成するために高い昇圧比を実現することが望まれる。しかしながら、各ドライバ回路DRVは入力電圧VINで増幅される構成であるため、出力電圧の振幅は、ｎ段で(n+1)倍の昇圧比となり、より高い昇圧比を確保する場合、接続段数がより増すこととなって回路が大型化し、また４フェイズクロックジェネレータ及び２系統のドライバ回路DRVを設ける態様では、回路構成がさらに大型化する。
　本発明は上記に鑑みてなされたもので、簡易な回路構成でありながら、効果的なクロック信号を生成して極低電圧でのコールドスタートを可能にする電源回路、パワーマネジメント回路及びセンサデバイスを提供することを目的とするものである。
　本発明に係る電源回路は、クロック生成回路と、ドライバ回路群と、チャージポンプ回路群とを備える。クロック生成回路は、エネルギーハーベスタの出力電圧からクロック信号を生成する。ドライバ回路群は、初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続している。チャージポンプ回路群は、初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続している。そして、前記ドライバ回路群は、前記チャージポンプ回路群の各チャージポンプ回路からの前記昇圧電圧でそれぞれ対応する段のドライバ回路の前記キャパシタを充電させると共に各ドライバ回路は、前記チャージポンプ回路群からの前記昇圧電圧をそれぞれ対応する段のドライバ回路の前記キャパシタに充電させると共に、前段のドライバ回路から入力されるクロック信号を前記キャパシタを介して前記昇圧電圧に重畳させて出力するものである。
　本発明によれば、各ドライバ回路で、チャージポンプ回路からの２倍に昇圧された昇圧信号に、前段のドライバ回路から入力されるクロック信号をキャパシタを介して重畳して２倍ずつ増幅して、順次次段に出力するので、簡易な回路構成でありながら、効果的なクロック信号を生成して極低電圧でのコールドスタートを可能にする。
　また、本発明に係る電源回路は、クロック生成回路と、ドライバ回路群と、チャージポンプ回路群とを備える。クロック生成回路は、エネルギーハーベスタの出力電圧からクロック信号を生成する。ドライバ回路群は、初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続している。チャージポンプ回路群は、初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続している。そして、最終段のドライバ回路は、出力するクロック信号を、前記スイッチの切り替え用の制御信号として各ドライバ回路に導くものである。
　本発明によれば、従来の回路構成に比して簡易な回路構成でありながら、効果的なクロック信号を生成して極低電圧でのコールドスタートを可能にする。特に、最終段で振幅増幅されたクロック信号を制御信号として各ドライバ回路に導き、スイッチを切り替えるようにしたので、極低電圧動作におけるスイッチ性能の劣化を回避することが可能となる。
　また、本発明に係る電源回路は、クロック生成回路と、ドライバ回路群と、チャージポンプ回路群とを備える。クロック生成回路は、エネルギーハーベスタの出力電圧からクロック信号を生成する。ドライバ回路群は、初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続している。チャージポンプ回路群は、初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続している。そして、前記クロック生成回路は、前記クロック信号として、互いに逆相の信号であって、両信号が共にローレベルとなるノンオーバーラップの出力期間を有する信号を生成し、各ドライバ回路は、前記ノンオーバーラップの出力期間、前記スイッチを切り替えて、出力信号をローレベルに保持させるものである。
　本発明によれば、簡易な回路構成でありながら、効果的なNOLクロック信号を生成して極低電圧でのコールドスタートを可能にする。特に、従来の４フェイズクロックジェネレータ及び２系統のドライバ回路を使用しない構成とすることができ、回路を簡素化し、安定的に極低電圧を昇圧できる。
　また、本発明に係るパワーマネジメント回路は、前記電源回路と、前記チャージポンプ回路群の最終段のチャージポンプ回路からの昇圧電圧に基づいて前記エネルギーハーベスタの出力電圧を所定の電圧に昇圧する昇圧回路とを備えたものである。この発明によれば、極低電圧でのコールドスタートを効率的に実現するパワーマネジメント回路を提供することができる。
　また、本発明に係るセンサデバイスは、前記の電源回路と、前記エネルギーハーベスタと、前記チャージポンプ回路群の最終段のチャージポンプからの昇圧電圧に基づいて動作される、センサを含むアプリケーションとを備えたものである。この発明によれば、電源回路の最終段のチャージポンプ回路からの昇圧電圧乃至この昇圧電圧を適宜変換して得られた電圧を適用して、エネルギーハーベスタからの極低電圧でコールドスタートが可能なセンサデバイスを提供することができる。
　本発明によれば、簡易な回路構成でありながら、効果的なクロック信号を生成して極低電圧でのコールドスタートを可能にすることができる。
本発明が適用される、エネルギーハーベスティングを利用して動作する極低電力用電子デバイスの一例を示す全体概略構成図である。 本発明に係るコールドスタート用電源回路の一実施形態を示すブロック図である。 図２のコールドスタート用電源回路のより具体的な回路図である。 チャージポンプ回路の一実施形態を示す回路図である。 ドライバ回路の説明図で、（Ａ）はドライバ回路の一実施形態を示す回路図、（Ｂ）は入出力クロック信号を示すタイムチャートである。 (Φ0,Φ0b)=(0,VIN)の時のドライバ回路の動作を説明する図である。 (Φ0,Φ0b)=(VIN,0)の時のドライバ回路の動作を説明する図である。 (Φ0,Φ0b)=(0,0)の時のドライバ回路の動作を説明する図である。 評価試験の結果を示す図で、(Ａ)はドライバ回路の立ち上がり時のシミュレーション波形、（Ｂ）は（Ａ）の一部期間の拡大図であり、（Ｃ）は入力電圧100mVでのチャージポンプ回路CPのシミュレーション出力波形図である。 評価試験の結果を示す図で、（Ａ）はシミュレーションによるチャージポンプ回路CPの出力電圧の負荷電流依存性を示す図、（Ｂ）はシミュレーションによる電力変換効率の負荷電流依存性を示す図である。 評価試験の結果を示す図で、シミュレーションによる昇圧比の入力電圧依存性を示す図である。 （Ａ）は、パワーマネジメント回路PMCの他の実施形態を示す図で、（Ｂ）は、パワーマネジメント回路のさらに他の実施形態を示す図である。 １入力１出力式のチャージポンプが適用された場合のドライバ回路の他の実施形態を示す回路図である。 １入力１出力式のチャージポンプが適用された場合のコールドスタート用電源回路例で、（Ａ）は、ドライバ回路及びチャージポンプ回路の他の実施形態を示す図で、（Ｂ）は、ドライバ回路及びチャージポンプ回路のさらに他の実施形態を示す図である。 （Ａ）は従来のコールドスタート用電源回路PSのブロック図、（Ｂ）は従来の他のコールドスタート用電源回路PS’のブロック図、（Ｃ）はNOLクロックを説明するタイミングチャートである。 （Ａ）は従来のドライバ回路の図、（Ｂ）はΦ0＝Φ0b＝０の時の回路動作を説明する図である。
　図１は、本発明が適用される、エネルギーハーベスティングを利用して動作する極低電力用の電子デバイスDEの一例を示す全体概略構成図である。極低電力用電子デバイスDEは、例えば熱電素子を電源とするハーベスタEHと、対象物の計測を行うセンサデバイスを備えた小型のアプリケーションAPと、その間に介設されるパワーマネジメント回路PMCとを備える。
　パワーマネジメント回路PMCは、本実施形態では、コールドスタート回路CSと昇圧回路VBCとを備える。コールドスタート回路CSは、コールドスタート用電源回路PSとパルスジェネレータPGとを備える。コールドスタート回路CSは、極低電圧でパワーマネジメント回路PMCの動作を開始させるものである。コールドスタート用電源回路PSは、回路を構成するチップ内のローカル電源を生成し、このローカル電源を用いてパルスジェネレータPGを駆動する。パルスジェネレータPGは、入力電圧を検出してパルスを生成する回路、または発振回路で構成されてもよい。そして、パルスジェネレータPGからのパルス信号で昇圧回路VBCを、例えばスイッチングレギュレータを動作させるなどして所定レベルの電源を生成し、アプリケーションAPを駆動させる。
　図２は、本発明に係るコールドスタート用電源回路PSの一実施形態を示すブロック図である。コールドスタート用電源回路PSは、発振回路（OSC）１０（以下、OSC回路１０という）、ノンオーバーラップ（NOL：Non-overlap）クロック生成回路２０（以下、NOLクロック生成回路２０という）、ドライバ回路（DRV）３０（以下、DRV回路群３０という）、及びチャージポンプ（CP：Chargepump）回路４０（以下、CP回路群４０という）を備える。OSC回路１０及びNOLクロック生成回路２０は、ハーベスタEHで得られた入力電圧VINが電源として入力される。なお、OSC回路１０及びNOLクロック生成回路２０は、本発明に係るクロック生成回路を構成する。
　OSC回路１０は、例えば公知のリング発振器を用い、所定周期、例えば数百～数KHz程度のクロック信号を生成する。NOLクロック生成回路２０は、OSC回路１０で生成されたクロック信号から、互いに逆性で同期した、オンデューティ５０％以下の２相のクロック信号Φ0,Φ0bを生成する。また、NOLクロック生成回路２０は、２つのクロック信号が同時にオン（電圧のHighレベル）にならないクロック信号Φ0,Φ0bを生成するための回路である。クロック信号Φ0,Φ0bは、図５（Ｂ）に示すように、互いに逆相のクロックのLowレベル重畳期間をノンオーバーラップ期間として含む信号をいう。
　図３は、図２のコールドスタート用電源回路PSのより具体的な回路図である。図２、図３において、DRV回路群３０は、クロック信号の振幅を増大させるための回路である。
　DRV回路群３０に低振幅のクロック信号を適用すると、回路内で使用するスイッチ（MOSFETなどのトランジスタスイッチ）Ｍの動作が不安定になって性能が劣化（低下）する。そこで、クロック信号の振幅をDRV回路群３０で効果的に増幅し、スイッチMの性能改善を図るようにしている。DRV回路群３０は、図３に示すように、複数段、ここではｎ段を直列に接続して構成されたDRV回路３１～３ｎを有し、各段で直前の段から入力されるクロック信号の振幅を増幅することで、段数に応じてクロック信号を漸次増幅するようにしている。
　コールドスタート用電源回路PSは、NOLクロック生成回路２０からのNOLクロック信号を複数段のDRV回路３１～３ｎで順次増幅する。最終段のDRV回路３ｎの出力クロックΦn，Φnbは、DRV回路群３０のDRV回路３１～３ｎ、及びCP回路群４０のCP回路４１～４ｎに制御信号として導かれる。この制御信号は、DRV回路群３０内のスイッチM1～M8（DRV回路３１で例示する図５参照）、及びCP回路群４０内のスイッチSｎ,Sｎｂ（CP回路４１で例示する図４参照）の切替用として作用する。また、最終段まで振幅増幅された制御信号を、DRV回路群３０及びCP回路群４０へのスイッチ切替用の信号として帰還させることで、極低電圧動作におけるスイッチ性能の劣化（低下）を可及的に回避する。しかも、従来の４フェイズクロックジェネレータ及び２系統のドライバ回路を使用しない構成とすることができ、かつ回路を簡素化し、安定的に極低電圧を昇圧できる回路構成とした。
　CP回路群４０は、図３に示すように、複数段、ここでは簡単のため、ｎ段を直列に接続して構成されたCP回路４１～４ｎを有し、各段で直前の段からの入力電圧の振幅を増幅する。CP回路４１～４ｎは、図４に示すように、本実施形態では２入力２出力の極低電圧動作に特化した回路が採用され、スイッチSｎ,Sｎｂ及び電荷輸送用のキャパシタC11,C12から構成される。
　図４は、初段のCP回路４１を代表して説明する図である。CP回路４１において、入力電圧VIN1,VIN2が印加され、スイッチSｎ側がオンのタイミングのとき、入力電圧VIN1の電荷がキャパシタC12に充電され、次にスイッチSｎｂ側がオンのタイミングで、キャパシタC12に入力電圧VIN2分が重畳され、入力電圧を２倍した電圧が出力電圧VouT2に出力される。同様にして、キャパシタC11に逆のタイミングで電圧の重畳が行われ、２倍の電圧が出力電圧VouT1に出力される。かかる動作が繰り返されて昇圧が行われる。このタイミングでは、入力電圧を２倍した電圧が出力電圧VouT1に出力される。そして、２段目のCP回路４２では、入力電圧が2VIN1,2で、出力電圧として4VIN1,2が出力され、n段分まで漸次昇圧が行われる。CP回路群４０は、スイッチ制御によって入力電圧を段数に応じて2n倍の昇圧比で増幅する。
　また、CP回路４１～４ｎは、各出力電圧が次段に入力されると共に、DRV回路３１～３ｎの内の対応する段への入力電圧として入力されるように接続されている。これによりDRV回路３１～３ｎからの出力クロックの振幅は、従来回路の(n+1)倍に対して、2n倍に改善される。例えば、100mVの入力電圧から800mVの電圧を出力しようとする場合、従来回路では7段必要であるが、図２、図３に示す回路では、少ない段数の３段で実現できる。また、50mVの入力電圧から800mVの電圧を出力する場合、従来回路は１５段必要であるが、図２、図３に示す回路では、４段で実現できることになる。このように、クロック信号の振幅の昇圧比をドライバ段数に対して指数的に増加させるようにしたので、回路の簡素化を図りながら、より一層の低電圧動作が図れ、効率的となる。なお、最終段のCP回路４ｎの出力は、DRV回路３ｎに導かれると共に、パルスジェネレータPGにも導かれる。パルスジェネレータPGには、CP回路４ｎで所定の処理を施して、例えば振幅の高い方の信号が選択して導かれ、またはパルスジェネレータPGが同様な処理を行ってもよい。
　図５は、初段のDRV回路３１を説明する図で、（Ａ）はDRV回路３１の一実施形態を示す回路図、（Ｂ）は入出力クロック信号を示すタイムチャートである。DRV回路３１を代表して説明する。DRV回路３１は、互いに相補的な回路構成を有している。DRV回路３１は、MOSFET等のトランジスタからなる所定数の、例えば８個のスイッチM1～M8を備え、ポンピング用のキャパシタC1，C2に対してCP回路４１からの電圧VIN1，VIN2を充電し、クロック入力電圧Φ0，Φ0bを重畳して出力する。また、スイッチM5，M6は、クロック信号Φ0，Φ1、及びΦ0b，Φ1bの入出力端子間に介設され、入力クロックがLowレベルの間にオンして、出力端Φ1(Φ1b)をLowレベルに保持するリセット用として設けられている。
　DRV回路３１の動作を説明する。NOLクロック信号Φ0,Φ0bが入力されると、NOLクロック信号Φ1,Φ1bが生成され、出力される。また、対応するCP回路４１の出力電圧がDRV回路３１の出力端子VIN1,VIN2に入力される。これにより、DRV回路３１のキャパシタC1，C2の充電電圧が、対応するCP回路４１の出力電圧によって決まるため、Φ1,Φ1bの昇圧比が決まる。図５に示す回路では、CP回路４１の出力電圧VIN1,VIN2のうち、低電圧側の出力電圧をドライバ回路３１の電源として利用する構成としている。これにより、キャパシタC1，C2に接続されたスイッチM1，M2のリーク電流を低減することができる。また、DRV回路群３０の最終段で得られる制御信号Φn,Φnbを制御用とすることでスイッチMのオン抵抗を低減し、キャパシタC1，C2の充電性能の劣化乃至低下を抑止している。
　次に、図６～図８を用いて、入力クロック信号の状態に応じたドライバ回路３１の動作を簡単に説明する。なお、図６～図８において、説明の便宜上、破線で示す回路部品及び淡色の配線部分はオフの状態にあることを示している。
　図６において、入力クロック信号(Φ0,Φ0b)が(0,VIN)のとき、キャパシタC1,C2のトッププレートの電位は、CP回路４１からの出力電圧VINに、入力電圧(0,VIN)が重畳されて、(VIN,2VIN)となる。このときスイッチM4，M5がオン、スイッチM3がオフになって、出力クロック信号(Φ1,Φ1b)は、(0,2VIN)となる。
　図７において、入力クロック信号(Φ0,Φ0b)が(VIN,0)のとき、キャパシタC1,C2のトッププレートの電位はそれぞれ2VIN，VINとなる。このときスイッチM3，M6がオン、スイッチM4がオフになって、出力クロック信号(Φ1,Φ1b)は、(2VIN,0)となる。
　図８において、入力信号(Φ0,Φ0b)がNOLクロック信号(0,0)のとき、キャパシタC1,C2のトッププレートの電位は、CP回路４１からの出力電圧VINのみのVINとなる。このときスイッチM5,M6がオンとなるため、出力信号(Φ1,Φ1b)は、(0,0)となる。その結果、NOL期間(Φ1＝Φ1b＝0)が得られる。
　なお、以上では、DRV回路群３０のうち、初段のDRV回路３１の動作を説明したが、２段目以降のDRV回路３２，・・・についても同様となる。ただし、２段目では、キャパシタC1,C2は、CP回路４２の出力電圧2VINに、前段からの入力電圧(0,2VIN)が重畳され、出力信号は(0,4VIN)となる。さらに３段目では、キャパシタC1,C2は、CP回路４３の出力電圧4VINに、前段からの入力電圧(0,4VIN)が重畳され、出力信号は(0,8VIN)となる。このように昇圧比が段数に応じて指数的に増大することになるため、少ない段数で高い昇圧比が得られる。
　次いで、コールドスタート用電源回路PSの全体動作を説明する。DRV回路３１～３ｎは、対応するCP回路４１～４ｎの出力電圧を電源として動作する。動作開始時にはCP回路群４０が充電されていないため、DRV回路３１～３ｎは徐々に動作を変化させながら動作する。CP回路４１～４ｎの出力電圧がゼロで、DRV回路３１～３ｎ内のキャパシタC1,C2が充電されていない状態では、DRV回路３１～３ｎは入力信号をそのまま出力する。そのため最終段のDRV回路３ｎからの出力信号の振幅は昇圧前の振幅と同じVINとなる。CP回路４１～４ｎは、この信号によって動作し、CP回路４１～４ｎの出力電圧は徐々に増大する。CP回路４１～４ｎの出力電圧が増大するとDRV回路３１～３ｎ内のキャパシタC1,C2が徐々に充電され、出力クロックの振幅が効果的に増大する。そして、クロックの振幅が増大すると、CP回路４１～４ｎの出力電圧も増大する。すなわち、CP回路４１～４ｎとDRV回路３１～３ｎとは正のフィードバックループを構成しており、CP回路４１～４ｎとDRV回路３１～３ｎの出力はともに増大する。以上の動作によって、コールドスタート用電源回路PSは、CP回路４１～４ｎが充電されていない状態から動作を開始する。
　図９～図１１は、コールドスタート用電源回路に対して行った、シミュレーションによる評価試験の結果を示す図表である。本評価試験は、コールドスタート用電源回路について、0.18-μm,1-poly,6-metal(1P6M)CMOSプロセスを用いて行った。CP回路群とDRV回路群とは共に３段構成とした。すなわち、理想的な昇圧比は、23＝8である。CP回路群の１段目、２段目、そして３段目の電荷輸送キャパシタは、それぞれ55.0pF,27.5pF,13.8pFとした。DRV回路内で使用するキャパシタは、全て28.8pFとした。また、出力キャパシタは、36pFとした。各キャパシタの容量値は、以下の手順に基づいて決定した。CP回路の電荷輸送キャパシタは、回路面積を考慮して現実的な値の中で最大限大きくした。DRV回路は、使用した発振回路の動作周波数でドライバ出力波形に悪影響が出ない範囲内で最小の大きさとした。出力キャパシタの値は、コールドスタート時のCP回路の負荷から想定される出力電圧が大きく変動しない大きさとした。なお、かかる出力キャパシタの値の設定は、パルスジェネレータの一種であるレベルシフタ回路を用い、変動状態を確認して行った。また、OSC回路とNOLクロック生成回路には極低電圧回路技術を適用した回路を用いた。コールドスタート用電源回路の直列抵抗は5Ωとした。
　図９は、評価試験の結果を示す図で、(Ａ)はDRV回路の立ち上がり時のシミュレーション波形、（Ｂ）は（Ａ）の一部期間の拡大図、（Ｃ）は入力電圧100mVでのCP回路のシミュレーション出力波形図である。
　図９（Ａ）に、入力電圧を100mVとした時の最終段のDRV回路の出力波形Φ3,Φ3bとその拡大図とを示す。定常時の出力振幅は、理想値に近い712.6mVであった。波形の立ち上がり推移から昇圧クロックが正常に生成されていることがわかった。
　図９（Ｂ）より、出力クロックには十分なNOL時間が確保されていることがわかった。出力電圧は理想値である800mVと比べてわずかに低い。これはDRV回路のリーク電流によるものである。また、昇圧クロックΦ3,Φ3bは、多くのトランジスタスイッチのゲートに入力されており、周期ごとにゲート容量を充電するため出力振幅に電圧ロスが生じていると考えられる。
　図９（Ｃ）に、無負荷状態のCP回路の出力波形を示す。出力電圧は、約10msかけて徐々に上昇し、702.5mVで定常状態となった。
　図１０は、評価試験の結果を示す図で、（Ａ）はシミュレーションによるCP回路の出力電圧の負荷電流依存性を示す図、（Ｂ）はシミュレーションによる電力変換効率の負荷電流依存性を示す図である。
　図１０（Ａ）に、入力電圧を100mVとした時の出力電圧の負荷電流依存性のシミュレーション結果を示す。本CP回路は、動作開始時の電荷転送能力が低いため、負荷電流の変更は出力キャパシタに並列に接続した抵抗値を変化させて評価を行った。負荷電流の増大とともに出力電圧が低下したことがわかった。出力電圧が400mV以上となる負荷電流範囲は15nA以下であった。この範囲は、CP回路のキャパシタを大きくすることで拡大できる。本CP回路をコールドスタート動作に用いる場合を考えると、出力電圧はパルスジェネレータPGの電源として使用するため、この負荷電流は実用的な範囲である。
　図１０（Ｂ）に、電力変換効率の負荷電流依存性を示す。電力変換効率は、リングオシレータ、NOLクロック生成回路とDRV回路の消費電力も考慮した値である。図中破線で示すように、入力電圧100mVのとき、負荷電流12.7nAで、最大効率42.9％となった。電力変換効率もCP回路のキャパシタを大きくすることで改善可能である。また、負荷電流が小さいとき効率が低下する理由は、制御用の回路部の消費電力が出力電力に対して大きいためである。一方、負荷電流が大きいときに効率が低下する理由は、出力電圧の低下に伴う出力電力の低下のためである。
　図１１は、評価試験の結果を示す図で、シミュレーションによる昇圧比の入力電圧依存性を示す図である。昇圧比（VCR：　voltage　conversion　ratio）は、入力電圧41mV以上で6以上となった。一方、40mV以下では１以下となった。入力電圧によって昇圧比が急激に変化したのは、CP回路とDRV回路とのフィードバックループのオープンループゲインに依存するためと考えられる。40mV以下の入力電圧の時はループゲインが１以下となり、DRV回路の出力クロックの振幅が増大しないが、入力電圧が41mVを超えることでループゲインが１以上となり、振幅が増大するためである。
　本実施形態では、パワーマネジメント回路PMCとして、コールドスタート用電源回路PSの出力をパルスジェネレータPGを介してスイッチングレギュレータ等の昇圧（降圧）回路VBCに供給する態様として説明したが、必ずしもパルス駆動型に限定されない。また、本実施形態では、コールドスタート回路CSとしてコールドスタート用電源回路PSとパルスジェネレータPGを備えた構成を採用したが、デバイスDEの用途や動作電圧、電流に応じて、図１２（Ａ）に示すように、コールドスタート用電源回路PSの出力を直接昇圧回路VBCに導いたり、あるいは図１２（Ｂ）に示すように、コールドスタート用電源回路PSの出力を直接アプリケーションAPに導く態様としてもよい。また、昇圧回路VBCとしては、インダクタを用いた昇圧回路、トランスを利用した昇圧回路乃至昇降圧回路など各種の回路が採用可能である。
　また、本実施形態では、CP回路４１～４ｎの出力信号VIN1,VIN2を対応するDRV回路内の各入力端子（図５（Ａ）参照）に個別に入力したが、図１３に示すように、１入力１出力式のCP回路を用いた場合のDRV回路３１’への入力については、図５（Ａ）のドライバ回路３１の電源VIN1,VIN2を１個の入力端子にまとめてVINとし、CP回路の出力電圧を導く態様としてもよい。
　また、本実施形態では、DRV回路群とCP回路群との段数を同数ｎとして説明したが、異なる段数としてもよい。また、各段のCP回路の出力信号を対応する段のDRV回路の電源として入力しているが、必ずしも一対一に対応させなくてもよい。
　さらに、図１３に示すような１入力１出力式のCP回路を用いたコールドスタート用電源回路PSの場合の回路構成を図１４に示す。図１４（Ａ）は、CP回路群４０’とDRV回路群３０’との段数が異なる場合を示し、図１４（Ｂ）は、CP回路群４０’’とDRV回路群３０’’との段数が同一の場合を示している。図１４（Ａ）では、DRV回路群３０’は、DRV1回路、DRV2回路、・・・DRVN回路のN段であり、CP回路群４０’は、CP1回路、・・・CPN-1回路の(N-1)段である。そして、CP1回路の出力2VINがDRV2回路のVIN端に入力され、最終段のCPN-1回路の出力2n-1VINがDRVN回路のVIN端に入力されると共に、CPOUTとしてチャージポンプ回路CPから出力されている。一方、図１４（Ｂ）では、DRV回路群３０’’は、DRV1回路、DRV2回路、・・・DRVN回路のN段であり、CP回路群４０’’もCP1回路、・・・CPN-1回路、CPN回路のN段である。そして、図１４（Ａ）と同様に回路が構成される一方、最終段のCPN回路の出力2nVINがCPOUTとしてチャージポンプ回路CPから出力されている。
　さらに、本発明は、前記の実施形態に加えて、次の各実施形態（１）～（３）を個々に、乃至それぞれ選択的に組み合わせた態様を含めてもよい。
（１）CP回路の出力信号を、対応する段のDRV回路の電源としてそれぞれ取り込むようにしてもよい。これによれば、DRV回路に入力されるクロック信号の振幅VINを段数nに応じた指数的な昇圧比2nに増幅することができ、少ない段数で高い信頼性を示すクロック信号が得られる。
（２）最終段のDRV回路の出力信号Φn,Φnbを全てのDRV回路に制御信号として導く構成としてもよい。これによれば、より高い振幅のクロック信号Φn,Φnbで各DRV回路内のスイッチを切り替えるようにすることで、切替がより確実となり、特にトランジスタスイッチを使用する態様ではスイッチ抵抗が低減され、性能改善が図れる。
（３）NOLクロック信号のノンオーバーラップ期間に対応して、各DRV回路の出力Φn,Φnbを共にLowに切り替えるようにしたので、スイッチ性能の信頼性を高める他、４フェイズクロックジェネレータ及び２系統のドライバ回路を使用せず、１系統のドライバ回路のみで対応でき、回路の簡素化が図れる。
　前記実施形態では、エネルギーハーベスタとして熱電素子を適用した例で説明したが、エネルギー源として、熱の他、光、振動、さらに電磁波を利用してもよい。また、アプリケーションAPとしては、脳波や心電図、脈拍や血中酸素濃度などを測定するための医療用生体センサを搭載したウェアラブルデバイスが適用対象として想定される他、さらに産業分野全般での、例えば設置式のリモート型情報収集デバイスにも汎用的に適用可能である。
　以上説明したように、本発明に係る電源回路は、クロック生成回路と、ドライバ回路群と、チャージポンプ回路群とを備える。クロック生成回路は、エネルギーハーベスタの出力電圧からクロック信号を生成する。ドライバ回路群は、初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続している。チャージポンプ回路群は、初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続している。そして、前記ドライバ回路群は、前記チャージポンプ回路群の各チャージポンプ回路からの前記昇圧電圧でそれぞれ対応する段のドライバ回路の前記キャパシタを充電させると共に、前段のドライバ回路から入力されるクロック信号を前記キャパシタを介して前記昇圧電圧に重畳させて出力するようにすることが好ましい。
　本発明によれば、各ドライバ回路で、チャージポンプ回路からの２倍に昇圧された昇圧信号に、前段のドライバ回路から入力されるクロック信号とをキャパシタを介して重畳して２倍ずつ増幅して、順次次段に出力するので、簡易な回路構成でありながら、効果的なクロック信号を生成して極低電圧でのコールドスタートを可能にする。
　また、本発明に係る電源回路は、クロック生成回路と、ドライバ回路群と、チャージポンプ回路群とを備える。クロック生成回路は、エネルギーハーベスタの出力電圧からクロック信号を生成する。ドライバ回路群は、初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続している。チャージポンプ回路群は、初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続している。そして、最終段のドライバ回路は、出力するクロック信号を、前記スイッチの切り替え用の制御信号として各ドライバ回路に導くものとすることが好ましい。
　本発明によれば、従来の回路構成に比して簡易な回路構成でありながら、効果的なクロック信号を生成して極低電圧でのコールドスタートを可能にする。特に、最終段で振幅増幅されたクロック信号を制御信号として各ドライバ回路に導き、スイッチを切り替えるようにしたので、極低電圧動作におけるスイッチ性能の劣化を回避することが可能となる。
　また、本発明に係る電源回路は、クロック生成回路と、ドライバ回路群と、チャージポンプ回路群とを備える。クロック生成回路は、エネルギーハーベスタの出力電圧からクロック信号を生成する。ドライバ回路群は、初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続している。チャージポンプ回路群は、初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続している。そして、前記クロック生成回路は、前記クロック信号として、互いに逆相の信号であって、両信号が共にローレベルとなるノンオーバーラップの出力期間を有する信号を生成し、各ドライバ回路は、前記ノンオーバーラップの出力期間、前記スイッチを切り替えて、出力信号をローレベルに保持させるものとすることが好ましい。
　本発明によれば、簡易な回路構成でありながら、効果的なNOLクロック信号を生成して極低電圧でのコールドスタートを可能にする。特に、従来の４フェイズクロックジェネレータ及び２系統のドライバ回路を使用しない構成とすることができ、回路を簡素化し、安定的に極低電圧を昇圧できる。
　また、前記第１の段数と前記第２の段数とを等しくすることが好ましい。この構成によれば、クロック信号の振幅の増幅とチャージポンプによる入力信号の昇圧とを対応させた簡易な回路構成が実現可能となる。
　また、本発明に係るパワーマネジメント回路は、前記電源回路と、前記チャージポンプ回路群の最終段のチャージポンプ回路からの昇圧電圧に基づいて前記エネルギーハーベスタの出力電圧を所定の電圧に昇圧する昇圧回路とを備えることが好ましい。この発明によれば、極低電圧でのコールドスタートを効率的に実現するパワーマネジメント回路を提供することができる。
　また、本発明に係るセンサデバイスは、前記の電源回路と、前記エネルギーハーベスタと、前記チャージポンプ回路群の最終段のチャージポンプからの昇圧電圧に基づいて動作される、センサを含むアプリケーションとを備えることが好ましい。この発明によれば、電源回路の最終段のチャージポンプ回路からの昇圧電圧乃至この昇圧電圧を適宜変換して得られた電圧を適用して、エネルギーハーベスタからの極低電圧でコールドスタートが可能なセンサデバイスを提供することができる。
　EH　ハーベスタ
　AP　アプリケーション
　１０　OSC回路
　２０　NOLクロック生成回路
　３０,３０’,３０’’　DRV回路群
　３１～３ｎ　DRV回路
　４０,４０’,４０’’　CP回路群
　４１～４ｎ　CP回路
　EH　ハーベスタ
　AP　アプリケーション
　PMC　パワーマネジメント回路
　CS　コールドスタート回路
　PS　コールドスタート用電源回路（電源回路）
　PG　パルスジェネレータ

Claims (6)

  1. 　エネルギーハーベスタの出力電圧からクロック信号を生成するクロック生成回路と、
    　初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続したドライバ回路群と、
    　初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続したチャージポンプ回路群とを備え、
    　前記ドライバ回路群は、前記チャージポンプ回路群の各チャージポンプ回路からの前記昇圧電圧でそれぞれ対応する段のドライバ回路の前記キャパシタを充電させると共に、前段のドライバ回路から入力されるクロック信号を前記キャパシタを介して前記昇圧電圧に重畳させて出力する電源回路。
  2. 　エネルギーハーベスタの出力電圧からクロック信号を生成するクロック生成回路と、
    　初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続したドライバ回路群と、
    　初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続したチャージポンプ回路群とを備え、
    　最終段のドライバ回路は、出力するクロック信号を、前記スイッチの切り替え用の制御信号として各ドライバ回路に導く電源回路。
  3. 　エネルギーハーベスタの出力電圧からクロック信号を生成するクロック生成回路と、
    　初段に前記クロック信号が入力され、キャパシタとスイッチとを備えて、入力された前記クロック信号を昇圧して出力するドライバ回路を第１の段数だけ直列接続したドライバ回路群と、
    　初段に前記出力電圧が入力され、キャパシタとスイッチとを備えて、入力された前記出力電圧を２倍に昇圧して昇圧電圧として出力するチャージポンプ回路を第２の段数だけ直列接続したチャージポンプ回路群とを備え、
    　前記クロック生成回路は、前記クロック信号として、互いに逆相の信号であって、両信号が共にローレベルとなるノンオーバーラップの出力期間を有する信号を生成し、
    　各ドライバ回路は、前記ノンオーバーラップの出力期間、前記スイッチを切り替えて、出力信号をローレベルに保持させる電源回路。
  4. 　前記第１の段数と前記第２の段数とが等しいことを特徴とする請求項１～３のいずれかに記載の電源回路。
  5. 　請求項１～３のいずれかに記載の電源回路と、
    　前記チャージポンプ回路群の最終段のチャージポンプ回路からの昇圧電圧に基づいて前記エネルギーハーベスタの出力電圧を所定の電圧に昇圧する昇圧回路とを備えたパワーマネジメント回路。
  6. 　請求項１～３のいずれかに記載の電源回路と、
    　前記エネルギーハーベスタと、
    　前記チャージポンプ回路群の最終段のチャージポンプからの昇圧電圧に基づいて動作される、センサを含むアプリケーションとを備えたセンサデバイス。
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