JP4768614B2 - 面積効率の高い電荷ポンプ - Google Patents

面積効率の高い電荷ポンプ Download PDF

Info

Publication number
JP4768614B2
JP4768614B2 JP2006522598A JP2006522598A JP4768614B2 JP 4768614 B2 JP4768614 B2 JP 4768614B2 JP 2006522598 A JP2006522598 A JP 2006522598A JP 2006522598 A JP2006522598 A JP 2006522598A JP 4768614 B2 JP4768614 B2 JP 4768614B2
Authority
JP
Japan
Prior art keywords
voltage
vcc
signal
charge pump
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006522598A
Other languages
English (en)
Other versions
JP2007502096A (ja
JP2007502096A5 (ja
Inventor
セルニア,ラウル−エイドリアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Corp
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of JP2007502096A publication Critical patent/JP2007502096A/ja
Publication of JP2007502096A5 publication Critical patent/JP2007502096A5/ja
Application granted granted Critical
Publication of JP4768614B2 publication Critical patent/JP4768614B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073Charge pumps of the Schenkel-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Steroid Compounds (AREA)
  • Peptides Or Proteins (AREA)

Description

本発明は、一般に電圧発生回路に関し、特に、集積回路などの用途で実現される場合の面積効率の高い電荷ポンプ回路に関する。
電荷ポンプでは、そのDC入力電圧よりも大きなDC出力電圧を出力するために切り替え処理が利用される。一般に、電荷ポンプは、入力部と出力部との間のスイッチと結合されるコンデンサを備える。1つのクロック位相(充電用半サイクル)中、コンデンサは入力部と並列に結合することによって、入力電圧まで充電される。第2のクロック位相(転送用半サイクル)中、充電されたコンデンサは入力電圧と直列に結合することによって、出力電圧が入力電圧レベルの2倍を出力する。この切り替え処理を図1Aおよび1Bに例示する。図1Aでは、充電用半サイクルを例示するためにコンデンサ5が入力電圧VINと並列に配列される。図1Bでは、半サイクルの転送を例示するために充電されたコンデンサ5が入力電圧と直列に配列される。したがって、図1Bからわかるように、充電されたコンデンサ5の正の端子は接地に対して2*INとなる。
前述した一般的な電荷ポンプは、半サイクルの転送中にのみ電力の転送を行う。米国特許第5,436,587号(特許文献1)には、複数の倍電圧器段に先行する電圧加算器段を有する電荷ポンプが開示され、個々の段によってクロック位相毎に電力の転送が行われる。この特許は、本願明細書において参照により援用されている。個々の段には、前述したような充電用半サイクルと転送用半サイクルとに従ってサイクルする2つのコンデンサを含む。しかし、2つのコンデンサは、一方が充電されると他方が電力の転送行い、また逆に一方が電力の転送を行うと他方が充電されるように相補的に駆動される。このようにして、個々の段は個々のクロック位相中に電力の転送を行うことができる。電圧加算器段は加算器を意味するものであってもよい。というのは、DC電源電圧(VCC)と振幅VCCのCLK信号を受け取ることに応答して、加算器段がVCC+VCCに等しいDC出力電圧を出力するからである。N番目の倍電圧器段が直列に配列されることによって、N番目の倍電圧器段は、その倍電圧器段の入力電圧として、(N−1)番目の倍電圧器段によって発生される出力電圧を受け取る。倍電圧器段は、倍電圧器を意味するものであってもよい。というのは、個々の倍電圧器段は、入力電圧を受け取り、その入力電圧の2倍に等しい出力電圧を出力するからである。電圧加算器段によって発生される電圧よりも高い出力電圧が倍電圧器段により出力されても、電圧加算器段内における場合に比べると倍電圧器段内のコンデンサの両端にわたってさらに大きな電圧応力が生じる。特に、N番目の倍電圧器段内のコンデンサはVCC*(N-1) の電圧応力に耐えなければならないのに対して、電圧加算器段内のコンデンサはVCCの電圧応力のみに耐える必要がある。倍電圧器段内のコンデンサがさらに大きな電圧応力に耐えなければならないので、これらのコンデンサは絶縁破壊と短絡とを防ぐためにさらに厚い酸化膜絶縁層を必要とする。一般に、コンデンサのプレート間で維持される最大使用電圧がm倍上昇した場合、この係数分だけ分離距離を大きくする必要もある。
倍電圧器段で使用されるコンデンサに必要なさらに厚い酸化膜は、これらの段に必要なチップ面積に対して以下のような影響を与える。この説明は使用されるコンデンサ用の並列プレートトポロジーを想定するものではあるが、他のコンデンサのトポロジーに対してもこの説明を同様に適用することができる。並列プレートコンデンサの静電容量Cはコンデンサのプレート面積Aをコンデンサの分離距離Dで除した値に比例する。集積回路処理において、電力供給電圧VCCを高い信頼性で維持するように最適化するある特定の酸化膜厚が一般に設けられ、この酸化膜厚は一般にゲート酸化膜厚と呼ばれる。主要な電荷ポンプの出力電圧を高い信頼性で維持することができる1つの別の酸化膜厚が設けられる場合も多く、この酸化膜は高電圧ゲート酸化膜と呼ばれることもある。典型的には、この酸化膜厚はゲート酸化膜の膜厚よりも3〜8倍厚く、唯一のタイプのトランジスタ(通常nMOS)にこの酸化膜厚が施される場合が多い。不都合なことに、任意の複数の特定のVCC用として最適化することができる厚さを持つ追加の酸化膜を施すことは非常に困難であり、かつ/またはコストのかかるものである。分離距離Dが大きくなるにつれて同じ静電容量Cを達成するために、VCCよりも大きな電圧の維持に必要な個々のコンデンサの面積Aも3〜8倍に増やす必要があり、これは別途使用するために利用可能なチップの面積を大幅に減らす。この3〜8という係数は非常に大きなものであるため、コンデンサ面積が制御トランジスタのすべてに関連する面積を完全に凌駕するものとなるかもしれない。
別のタイプの電荷ポンプが、2002年9月27日出願の“フィボナッチ数増倍を有する電荷ポンプ”という米国特許出願第10/260,115号(特許文献2)に開示されている。この特許出願の内容は、本願明細書において参照により援用されている。このタイプの電荷ポンプでは、所定の段の電圧出力は先行する2つの段の出力値の和である。この開示されている実装例には、前に引用した米国特許第5,436,587号(特許文献1)に示されているコンデンサのように、段当たり1つのコンデンサが設けられているが、このコンデンサは個々の段で次第に高くなる電圧を維持する能力を有する必要があり、したがって広いコンデンサ面積の場合と同じ欠点がある。
したがって、面積効率の高い電荷ポンプに対する要望が当業者の間には存在する。
米国特許第5,436,587号 米国特許出願第10/260,115号
面積効率の高い電荷ポンプは、逐次電圧を上げる段を備える。段は、段における個々のコンデンサがそれらの誘電体の両端にわたって印加される電圧が高くならないように構成される。したがって、段が電荷ポンプの入力電圧の数倍である電圧出力部を有するとしても、コンデンサ誘電体はほぼ電荷ポンプの入力電圧である電圧だけで済むように構成される。これにより、さらに薄いコンデンサ誘電体の利用が可能となる。これによって、高い電圧を維持する場合に比べてコンデンサ面積を狭くすることが可能となる。
本発明の1つの態様によれば、電荷ポンプは、カスケード状に配列されるN個の電圧加算器段を備える。第1の電圧加算器段は、DC電源電圧VCCを受け取り、クロック信号に応答して第1の電圧信号とその相補電圧信号とを出力するように動作するこができ、この第1の電圧信号は、クロック信号の第1の位相中の2* VCCとクロック信号の第2の位相中のVCCにほぼ等しく、この相補電圧信号は、クロック信号の第1の位相中のVCCとクロック信号の第2の位相中の2* VCCにほぼ等しい。N番目の電圧加算器段は、(N−1)番目の電圧信号とその相補電圧信号を受け取り、クロック信号に応答してN番目の電圧信号とその相補電圧信号を出力するように動作することができ、このN番目の電圧信号は、クロック信号の第1の位相中の(N+1)* VCCとクロック信号の第2の位相中のVCCにほぼ等しく、この相補電圧信号は、クロック信号の第1の位相中のVCCとクロック信号の第2の位相中の(N+1)* VCCにほぼ等しい。
本発明の別の態様によれば、電荷ポンプは、複数の倍電圧器段をさらに備える。複数の倍電圧器段内の第1の倍電圧器段は、N番目の電圧信号とその相補電圧信号を受け取り、(N+1)番目の電圧信号とその相補電圧信号を複数の倍電圧器段内の第2の倍電圧器段へ出力するなどである。一般に、複数の倍電圧器段内のK番目の倍電圧器段は、(K+N−1)番目の電圧信号とその相補電圧信号を受け取り、K番目の倍電圧器段は、クロック信号に応答して(K+N)番目の電圧信号とその相補電圧信号を出力するように動作することができ、(K+N)番目の電圧信号は、クロック信号の第1の位相中の2K*((N+1)* VCC)とクロック信号の第2の位相中の2(K-1)*((N+1)* VCC)にほぼ等しい。(K+N)番目の電圧信号の相補電圧信号は、クロック信号の第1の位相中の2(K−t)* ((N+1)* VCC)とクロック信号の第2の位相中の2K* ((N+1)* VCC)にほぼ等しい。
本発明のさらに別の態様によれば、電圧出力信号を発生させる方法は電源電圧VCCとクロック信号とを受け取るステップを有する。3* VCCにほぼ等しい第1の電圧信号を発生させるために2つの加算器段を用いて電源電圧の加算が行われる。次いで、少なくとも一回第1の電圧信号を2倍にして、電圧出力信号を発生することができる。一般に、第1の電圧信号がN回2倍にされれば、電圧出力信号は3* VCC*N にほぼ等しくなる。
以下の説明および図面により本発明の別の態様および利点を開示する。
以下の図面を参照することにより本発明の種々の態様および特徴をより良く理解することができる。
図2に、第1の電圧加算器段12用の回路図を示す。2つの信号(CLKとその相補クロック信号CLKBAR)がこの電圧加算器段へ入力される。これらの信号はほぼ50%のデューティサイクルで電圧レベルVCCと接地レベルとの間を交番することによって、CLKが低くなると、CLKBARが高くなり、CLKが高くなると、CLKBARが低くなる。以下の説明では、CLKの電圧レベルは奇数番号の半サイクル中には低いレベル(接地)として、偶数番号の半サイクル中には高いレベル(VCC)として定義される。説明を容易にするために、本願では所望の電荷ポンプの出力電圧が接地基準レベルに対して正であり、かつVCCが接地レベルよりも高い正の電圧であることを仮定するが、説明されている技法を同様に適用して、基準レベルの適切な変更によって負の電圧の電荷ポンプを形成することも可能である。以下簡略に説明するように、整数の添え字としてのiとjとを持つ個々の電圧可変ノードVijを特定するために用いる名称は、特定のノード名をさすだけでなく、CLKの2つの半サイクルの各サイクル中のVCCを単位とするそのノードのおよその電圧レベルを示すためにも用いられる。例えば、ノードV21にかかる電圧レベルは、CLKの奇数番号の半サイクル中の2* VCCとCLKの偶数番号の半サイクル中の1* VCCにほぼ等しい。同様に、ノードV12にかかる電圧レベルは、CLKの奇数番号の半サイクル中の1* VCCとCLKの偶数番号の半サイクル中の2* VCCにほぼ等しい。
図2を参照すると、pMOS21のソースは(VCCとしてこの図に示されている)入力電圧信号と接続され、pMOS21のドレインはノードV10を形成するnMOS23のドレインおよびコンデンサ25の一方の側部と接続される。同様に、pMOS22のソースは(VCCとしてこの図に示されている)入力電圧信号と接続され、pMOS22のドレインはノードV01を形成するnMOS24のドレインおよびコンデンサ26の一方の側部と接続される。nMOS23とnMOS24の双方のソースは接地に接続される。コンデンサ25と26の他方の側部は出力ノードV21とV12とそれぞれ接続される。nMOS27のソースおよびnMOS28のゲートもV21と接続され、nMOS28のソースおよびnMOS27のゲートはV12と接続される。nMOS27とnMOS28の双方のドレインはVCCと接続される。
コンデンサ25と26は典型的には、一方の端子としてソースとドレインとを一体に接続することにより、かつ他方の端子としてゲートを利用することによりMOS型トランジスタから形成される。印加されたゲート電圧を用いてMOS型トランジスタの静電容量を変更することができるため、これらのトランジスタはトランジスタの動作時に広く用いられる反転領域ではなく累積領域において好ましくは動作するが、反転領域での動作も可能である。例えば、コンデンサ25がpMOSトランジスタから形成される場合、ソース、ドレインおよび局所的な基板(典型的にはnウェル)は一体に接続されて(曲った端子として示されている)、ノードV10に取り付けられ、(平らなプレートとして示されている)ゲート端子はノードV21に取り付けられる。以下簡略に説明するように、V21はCLKの個々の半サイクル中のノードV10よりも高い正の電圧であり、したがってnウェルから表面へ電子を引き付けたり、累積したりする。これらの条件の下で、静電容量は可能な限り大きなものとなり、ゲート電圧の変化につれて変動することはない。
nMOS23とpMOS21のゲートは双方ともCLK信号を受け取り、nMOS24とpMOS22のゲートはCLKBAR信号を受け取る。CLKが低いときのCLK信号の奇数番号の半サイクル中、pMOS21はオンになり、nMOS23はオフになる。pMOS21のソースが入力電圧信号(VCC)と結合するため、pMOS21のドレインにおけるノードV10はこれら奇数番号の半サイクル中のVCCにほぼ等しい。以下さらに説明するように、ノードV21がノードV10に対してVCCの電位を持つように、コンデンサ25はCLK信号の偶数番号の半サイクル中充電される。したがって、ノードV10がVCCまで充電されると、CLK信号の奇数番号の半サイクル中、ノードV21にかかる出力電圧は2* VCCにほぼ等しい電圧を有する。コンデンサ25に蓄積された電荷が、電荷共有、容量結合および/または漏出の影響に起因してわずかに空乏を生じるようになる場合もあることに留意されたい。したがって、コンデンサ25の両端にわたる電圧はこの時間中のVCCよりもわずかに小さいものであってもよい。本願明細書で使用されているように、所望のレベルに“ほぼ等しい”電圧信号はこのような何らかの損失も含むと理解されたい。
CLK信号の奇数番号の半サイクル中、CLKBAR信号は高くなり、nMOS24をオンにし、ノードV01を接地レベルの方へ引っ張る。ノードV21がこの時点で2* VCCの電圧を有するため、nMOS28はオンになり、ノードV12にかかる出力電圧をVCCにほぼ等しくすることによって、ノードV01に対してVCCまでコンデンサ26を充電する。同時に、nMOS27のゲートはVCCまで充電される。というのは、nMOS27のゲートがノードV12と結合するからである。ノードV21と接続されるnMOS27のソースがこの時点で2* VCCまで充電されるため、nMOS27はオフにされ、ノードV21にかかる電圧がこのトランジスタを介して逆放電しないようにする。要するに、奇数番号の半サイクル中、オントランジスタはpMOS21、nMOS24およびnMOS28であり、オフトランジスタはnMOS23、pMOS22およびnMOS27である。
CLK信号の偶数番号の半サイクル中、nMOS23はオンになり、ノードV10を接地レベルへ向かわせる。同様に、pMOS22がオンになることによって、ノードV01をVCCまで充電する。コンデンサ26がVCCまで充電されるため、CLK信号の奇数番号の半サイクル中、前述したように、出力ノードV12はノードV01よりも高い正の電圧となり、ノードV01をVCCまで充電することによって、この時点で2* VCCにほぼ等しい出力電圧がノードV12に生じる。この電圧信号はnMOS27のゲートと結合し、このゲートをオンにすることによって、ノードV21における出力電圧はVCCにほぼ等しくなる。このようにして、コンデンサ25は接地されたノードV10に対してVCCまで充電され、前の仮説の有効性が検証される。次いで、nMOS28のソースが2* VCCまで充電されるのに対して、nMOS28のゲートがVCCまで充電されるため、nMOS28はオフにされ、ノードV12にかかる出力電圧がこのトランジスタを介して逆放電しないようにする。要するに、偶数番号の半サイクル中、オントランジスタはpMOS22、nMOS23およびnMOS27であり、オフトランジスタはnMOS24、pMOS21およびnMOS28である。
ここで図3を参照すると、プライム記号(’)に先行する同一番号を用いて参照される対応する構成要素とともに第1の電圧加算器段12と同じ構造を有する第2の電圧加算器段14の動作は類似のものである。しかし、第2の電圧加算器段14は、pMOS21’と22’のソースへの入力電圧信号としてVCCを受け取る代わりに、第1の加算器段12から入力電圧信号V21とV12を受け取る。電源電圧VCCがそのままnMOS27’と28’とに印加されることに留意されたい。CLK信号の奇数番号の半サイクル中、pMOSトランジスタ21’はオンになり、ノードV20を2* VCCの電圧にする。コンデンサ25’がノードV20に対してVCCまで事前に充電されていると仮定すると、ノードV31における出力電圧はCLK信号の奇数番号の半サイクル中の3* VCCにほぼ等しい。この出力電圧はnMOS28’のゲートと結合し、このゲートをオンに切り替えることによって、ノードV13はほぼVCCまで充電される。この電圧信号は、nMOS27’のゲートと結合し、このゲートをオフに切り替え、ノードV31にかかる出力電圧がこのトランジスタを介して逆放電しないようにする。同時に、nMOS24’はオンになり、接地レベルの方へノードV02を引っ張ることによって、コンデンサ26’はノードV02に対してVCCまで充電される。
CLK信号の偶数番号の半サイクル中、nMOS23’はオンになり、接地レベルの方へノードV20を引っ張る。同時に、pMOS22’はオンになり、ノードV02を2* VCCの電圧まで充電する。コンデンサ26’がノードV02に対してVCCまですでに充電されているため、ノードV13にかかる出力電圧は3* VCCにほぼ等しい。次いで、V13用のこの出力電圧レベルはnMOS27’をオンに切り替え、ノードV31にかかる出力電圧をほぼVCCに等しくなるようにする。したがって、コンデンサ25’は接地されたノードV20に対してVCCまで充電される。ノードV31がこの時点でVCCにほぼ等しいため、nMOS28’はオフにされ、ノードV13にかかる出力電圧がこのトランジスタを介して逆放電しないようにする。
図4は、3以上の加算器段を備える電荷ポンプのN番目の加算器段を示し、かつ複数の加算器段がカスケード式のものであるとき、図2および3に関連して前述した原理を単に一般化した図である。これらの図に示されているように、対応する構成要素を2重のプライム記号(”)に先行する同一番号によって示す。相補入力電圧信号はVN1とV1Nである。Nが3であると選択される場合、これらの相補入力電圧信号は図3の出力信号V31とV13と同一の信号である。コンデンサ25”の両端にわたる電圧を基準電圧にする場合、この電圧がノードV(N+1)1とVN0との間にあり、コンデンサの両端にわたる正味電圧が常にVCCであり、かつコンデンサ26”に対しても同様となることに留意されたい。低電圧トランジスタが使用するゲート酸化膜と同じゲート酸化膜を用いて広い面積のコンデンサの組立てを行うことができ、かつN* VCCの印加電圧を高い信頼性で維持するのに必要な倍電圧器で使用するコンデンサよりも大幅に狭い面積のコンデンサであるという点で、これはカスケード式加算器の電荷ポンプの重要な特徴である。
この段の動作は図2および3の動作と本質的に同一である。CLKが低いときの奇数番号の半サイクル中、pMOS21”はオンにされ、ノードVN0をN* VCC(入力電圧の値VN1)まで充電する。コンデンサ25”がノードVN0に対してVCCまで事前に充電されるため、出力ノードV(N+1)1は(N+1)* VCCまで上昇する。CLKが高くなるときの偶数番号の半サイクル中、nMOS23”はノードVN0を接地レベルまで放電し、このノードVN0をN* VCC分だけ動かす。この変化がノードV(N+1)1をVCCまで動かし、ノードV(N+1)1がVCCよりも高い状態を保つことがnMOS27”によって保証される。というのは、nMOS27”のゲート信号が、(N+1)* VCCにおいて、nMOS27”のドレインまたはソースのいずれかよりも高い正の値であるからである。ここで、コンデンサの一方の出力側を接地しながら、(nMOS27”から得られる)VCCをコンデンサの出力側に印加し、その後この接地を解除し、(先行段から得られる)N* VCCを印加し、出力部側ノードを(N+1)* VCCまで上昇させ、先行する段の出力にVCCを効果的に加算するというこの電圧加算器の一般原理を理解することができる。
図5は、加算器段と出力段とから全体が構成される電荷ポンプ5のブロック図を示す。第1の段12は図2に対応し、第2の段14は図3に対応し、N番目の段15は図4に対応する。実際には、出力信号V(N+1)1とV1(N+1)とを合成して値(N+1)* VCCの一定出力電圧VPPを発生させる。段19として単純化された形で達成された1つの方法を示す。この回路では、2つのダイオードD1とD2を用いて出力電圧VPPが形成される。ダイオードD1の陽極はV(N+1)1と接続され、ダイオードD2の陽極はV1(N+1)と接続される。双方のダイオードの陰極は一体に接続されて出力電圧VPPが形成される。これらのダイオードを実現する1つの方法として、トランジスタを利用して、この図に示されているようにゲートとドレインとを一体に接続する。好ましくは、このトランジスタは、0ボルト近くにしきい値電圧を有する(チャネル領域で2重線を用いて線図の形で示されている)空乏nMOS素子であることが望ましい。この場合、ダイオード接続トランジスタの両端にわたって無視することができる電圧降下が生じ、出力電圧は(N+1)* VCCの近傍に生じる。エンハンスメントモードトランジスタを用いる場合、VPPはそのしきい値電圧の値によって低下する。
ある負荷に対してこの電荷ポンプが供給することができる出力電流の大きさは、主としてコンデンサの絶対値とクロック周波数によって決定される。印加電流に応じて、出力電流は(抵抗型負荷を駆動した場合のような)比較的連続する電流または(例えば、ワードラインとして多量の回路の静電容量を充電した場合のような)過渡電流になる場合がある。ノードV(N+1)1によって出力電圧(N+1)* VCCが供給されるときのCLKの奇数番号の半サイクル中、(ダイオードD1を介して)コンデンサ25”から負荷へ電荷が転送される。コンデンサによって供給される電流がC* ΔV/ΔTであり、ここでΔVがコンデンサの両端にわたる電圧の変動値であり、ΔTがこの電流を供給する時間であるため、電流の大きさは、所定のクロック半サイクル時間(ΔT)および出力電圧(ΔV)の許容可能な変動値に対して、Cの値に直接比例する。一般に静電容量およびクロック周波数の値は、ΔVが1ボルト未満のままとなるように選択することが望ましい。クロック周波数を過度に高くセットすると、電荷ポンプ内の内部電力損失が満足すべきものでなくなる場合がある。これらの損失には、充電および放電ストレイ (stray)および主要なコンデンサの充電に用いるMOSスイッチにおける寄生容量(CV2 f)と抵抗損失とが含まれる。この電荷ポンプに関して留意すべき1つの別の特徴として、これらのトランジスタがこの出力の静電容量を直接充電し、したがって負荷へ転送される電荷の供給時に、この出力電流のソースがnMOS27”とnMOS28”とを介して主としてVCCから得られることが挙げられる。
比較的低い出力電圧と高い電流とを必要とする場合、乗算段のないカスケード式加算器段を備える電荷ポンプは好都合な電荷ポンプとなることができる。というのは、VCCの最大使用電圧を維持するために必要なコンデンサ面積がオフセット値よりも狭くなればなるほど、前に言及した従来型の倍電圧器と比べて必要となる追加段数が多くなるからである。しかし、典型的なフラッシュEEPROMメモリチップは異なる電力レベルで複数の電荷ポンプを必要とする場合がある。したがって、多数のカスケード式加算器段が1以上の電圧乗算段と組み合わされるのが望ましい状況が生じる場合がある。例えば、電荷ポンプの必要出力電流が比較的小さい場合、出力コンデンサのサイズを、倍電圧器段で必要な内部コンデンサのサイズの増加を受け入れることができるようなサイズにしてもよい。
加算器と倍電圧器段の双方を使用する電荷ポンプの一例を図6に例示する。電荷ポンプ6は、(図2に示されている電圧加算器段などの)第1の電圧加算器段12、第2の電圧加算器段14、第1の倍電圧器段16、第2の倍電圧器段18および出力段20を備える。個々の段はクロック信号CLKとその相補クロック信号CLKBARを受け取る。倍電圧器段16の詳細な回路図を図7に示す。前述した加算器段のように、倍電圧器段16は4個のnMOSトランジスタ、2個のpMOSトランジスタおよび2個のコンデンサを備えるが、これらのトランジスタとコンデンサとは別様に接続される。加算器とは異なり、この倍電圧器段16は、電力の入力源としてVCCを使用せず、一例として図3を用いて前述した第2の加算器段14からこの例で取得した相補入力信号V31とV13から電力を取り出す。入力信号V31はpMOS41のソースと接続し、pMOS41のドレインは、nMOS43のドレイン、コンデンサ45の一方の側部およびノードV30を形成するpMOS42のゲートに接続される。nMOS43のゲートはCLKと接続され、nMOS43のソースは接地レベルに接続される。同様に、入力信号V13はpMOS42のソースと接続し、pMOS42のドレインはnMOS44のドレイン、コンデンサ46の一方の側部およびノードV03を形成するpMOS41のゲートに接続される。nMOS44のゲートはCLKBARと接続され、nMOS44のソースは接地レベルに接続される。入力信号V31は再びnMOS48のドレインへ進み、nMOS48のゲートはHCLKBARと接続され、さらに同様に、入力信号V13はnMOS47のドレインへ進み、nMOS47のゲートはHCLKと接続される。HCLKはCLKの高い電圧の形である。この例では、HCLKは段20(図9)で発生し、V12;0とラベルをつけることができる。CLKが低いと、HCLKは低くなる。CLKが高い(VCCレベル)と、HCLKは高く(M* VCC)なり、その場合M* VCCは少なくともこの段に対する最大入力電圧と同じ大きさになる。HCLKBARはHCLKと同じ電圧レベルを有するが、CLKBARがCLKを相補するのと同じ方法でHCLKを相補し、この例ではV0;12とラベルをつけることができる。最後に、nMOS47のソースとコンデンサ45の他方の側部とが接続されて出力ノードV63を形成し、nMOS48のソースとコンデンサ46の他方の側部が一体に接続されて出力ノードV36が形成される。
この回路の動作について以下説明する。CLK信号の奇数番号の半サイクル中、nMOS44はオンになり、接地レベルの方へノードV03を引っ張る。次いで、ノードV03の低い電圧によりpMOS41はオンに切り替わることによって、入力電圧信号V31はこのトランジスタを介して結合し、3* VCCの電圧までノードV30を充電する。コンデンサ45がノードV30に対して3* VCCまで事前に充電されていると仮定すると、出力ノードV63はこの時点で6* VCCにほぼ等しい。CLK信号の奇数番号の半サイクル中、高い電圧クロックHCLKが低くなるため、nMOS47はオフになり、電圧信号V63がnMOS47を介して逆放電してこれら奇数番号の半サイクル中のVCCであるノードV13の中へ入らないようにする。同時に、相補する高い電圧クロックHCLKBARは高くなり、nMOS48をオンに切り替えることによって、電圧信号V31は、ノードV03に対して3* VCCの電圧までコンデンサ46を充電する。ノードV30における高い電圧3* VCCに起因して、pMOS42はオフになり、ノードV03における低い電圧が電圧信号V13を下へ引っ張らないようにする。
CLK信号の偶数番号の半サイクル中、CLKは高くなり、nMOS43をオンに切り替えて、ノードV30を低いレベルへ引っ張る。HCLK信号も高くなり、nMOS47をオンに切り替えることによって、電圧信号V13はノードV63と結合されて、ノードV63を3* VCCにほぼ等しくする。次いで、ノードV63におけるこの電圧は、CLKの奇数番号の半サイクルについての前述した説明において仮定したように、接地されたノードV30に対して3* VCCまでコンデンサ45を充電する。ノードV30が接地されているため、pMOS42はオンになり、入力V13はノードV03を3* VCCの電圧にする。同時に、CLKBAR信号は低くなり、nMOS44をオフに切り替えて、ノードV03が接地レベルへ引っ張られないようにする。次いで、コンデンサ46がノードV03に対して3* VCCの電圧まですでに充電されているため、ノードV36は6* VCCにほぼ等しい。信号HCLKBARが低くなることによって、nMOS48をオフに切り替え、電圧信号V36がこのトランジスタを介してV31を逆放電しないようにする。
ここで図8を参照すると、第2の倍電圧器段18の構成と動作は類似のものであり、プライム記号(’)に先行する同一の番号によって参照される対応する構成要素を備える第1の倍電圧器段16と同じ構造を有する。しかし、電圧信号V31とV13を受け取り、電圧信号V63とV36を発生する代わりに、第2の倍電圧器段18が電圧信号V63とV36を受け取り、電圧信号V12;6とV6;12を発生させる。同様に、内部ノードV60とV06は、図7のノードV30とV03に対応する。
CLK信号の奇数番号の半サイクル中、CLKBARが高くなることによって、nMOS44’をオンに切り替え、接地レベルの方へノードV06を引っ張る。次いで、ノードV06における低い電圧はpMOS41’をオンに切り替え、ノードV60における電圧を6* VCCの方へ引っ張る。コンデンサ45’が前の半サイクルでノードV60に対して6* VCCまで充電されていると仮定すると、ノードV12;6における電圧は12* VCCにほぼ等しい。HCLK’もこの時点で低くなっているため、nMOS47’はオフとなることによって、ノードV12;6における電圧がこのトランジスタを介して逆放電しないようにする。信号HCLKBAR’が高くなることによって、nMOS48’がオンに切り替えられるため、ノードV6;12はこの時点で6* VCCにほぼ等しい電圧を有する。さらに、コンデンサ46’は、ノードV06に対してほぼ6* VCCの電圧まで充電される。
CLKの偶数番号の半サイクル中、nMOS44’と48’はオフになり、nMOS43’と47’はオンになる。したがって、ノードV60における電圧は接地レベルの方へ引っ張られることによって、pMOS42’はオンに切り替えられる。これに応じて、ノードV06における電圧は6* VCCにほぼ等しくなるまで上昇する。したがって、コンデンサ46’の事前の充電に起因して、ノードV6;12における電圧は12* VCCにほぼ等しい。同時に、ノードV12;6における電圧は6* VCCにほぼ等しいことによって、コンデンサ45’もノードV60に対して6* VCCにほぼ等しくなるように充電される。
したがって、2つの倍電圧器段16と18のみを用いて12* VCCに等しい電圧レベルを発生させることによって、電荷ポンプに必要なチップ面積の最小化が可能となることに留意されたい。電圧信号V12;6とV6;12が与えられれば、これら2つの信号を“整流して”12* VCCボルトのDC信号VPP(図9)を発生させるのに多くのタイプの回路を利用することができることを理解されたい。ここで図9を参照すると、信号VPPを発生させるための出力段20の実施形態用の回路図が例示されている。CLK信号の奇数番号の半サイクル中、CLKBARが高くなることによって、nMOS84はオンに切り替えられ、接地レベルの方へノード88を引っ張る。次いで、これによってHCLK信号を低いレベルにする。pMOS82のゲートはそのソース(6* VCC)およびドレイン(ノード88または接地レベルのHCLK)よりも高い電位(12* VCC)を有するため、pMOS82はオフになり、電圧信号V6;12が接地の中へ放電しないようにする。同時に、pMOS81のゲートが6* VCCまで充電されるのに対して、そのソースは12* VCCになり、pMOS81をオンに切り替え、かつノード87(HCLKBAR)を12* VCCまで充電する。これに応じて、HCLKBAR信号はこの時点で12* VCCにほぼ等しい。トランジスタコンデンサ85がノード87に対して6* VCCまで充電されていると仮定すると、ノード89は18* VCCの電圧になる。次いで、ノード89におけるこの高い電圧はnMOS91をオンに切り替え、信号VPPが12* VCCにほぼ等しくなることを許容する。ノード89における高い電圧はnMOS94もオンに切り替え、トランジスタコンデンサ86が接地されたノード88に対して6* VCCの電圧まで再充電することを許容する。nMOS92のゲートとドレイン(V6;12)が同じ電位であるため、トランジスタをオフに切り替え、信号VPPがこのトランジスタを介して逆放電しないようにする。この場合では、ドレインとして示されているnMOS92の端子V6;12は実際にはソースとして機能する。というのは、端子V6;12が、示されているソース(VPP=12* VCC)よりも低い電位(6* VCC)にあるからである。ノード90における6* VCCの電圧はオンのpMOS86を介してnMOS93のゲートへ転送される。nMOS93のゲート電圧(6* VCC)がnMOS93のソース(12* VCC)またはドレイン(12* VCCのノード89)よりも低いため、nMOS93はオフになることによって、ノード89における高い電圧がこのトランジスタを介して逆放電しない。
CLK信号の偶数番号の半サイクル中、nMOS83をオンに切り替え、接地レベルの方へノード87(HCLKBAR)を引っ張る。pMOS82のゲートは6* VCCにあり、そのソース(12* VCCのV6;12)よりも低いことによって、このトランジスタをオンに切り換え、ノード88におけるHCLK信号が12* VCCボルトにほぼ等しくなるまで上昇することを許容する。信号CLKBARは低くなることによって、nMOS84をオフに切り替え、HCLK信号が接地の中へ放電しないようにする。前に使用した用語法に従えば、HCLKをV12;0と呼ぶこともでき、HCLKBARをV0;12と呼ぶこともできる。同時に、pMOS81のゲートは12* VCCになり、そのソース(6* VCCにあるV12;6)の電位よりも高く、このトランジスタをオフに切り替える。トランジスタコンデンサ86がノード88に対して6* VCCまで事前に充電されるため、ノード90は18* VCCの電位を有し、nMOS92をオンに切り替えて、出力信号VPPをほぼ12* VCCボルトに保持する。ノード90における高い電圧はnMOS93もオンに切り替え、トランジスタコンデンサ85がノード87に対して6* VCCボルトまで再充電することを許容し、ノード89は6* VCCになる。nMOS91のゲートとドレインとが同じ電位であるため、このトランジスタをオフに切り替え、信号VPPがこのトランジスタを介して逆放電しないようにする。nMOS94のゲートが6* VCCの電位で、そのソースが12* VCCで、そのドレインが18* VCCである場合、nMOS94もオフに切り替え、ノード90がこのトランジスタを介してV6;12を逆放電しないようにする。
図9の電荷ポンプ10を変更して、第1および第2の倍電圧器段16および18と同じ構造を有する追加の倍電圧器段を設けるようにしてもよいことが理解できよう。したがって、第1の倍電圧器段16から始めて、第2の倍電圧器段18などが複数の倍電圧器段におけるN番目の倍電圧器段まで後続する複数のN個の倍電圧器段が設けられる。図2に戻って参照すると、第1の電圧加算器段12がV21とV12の形で第1および第2の電圧信号をそれぞれ出力することがわかる。第2の電圧加算器段14はこれらの信号を受け取り、V31とV13の形で第3および第4の電圧信号をそれぞれ出力する。第1の倍電圧器段16はV31とV13を受け取り、V63とV36の形で第5および第6の電圧信号をそれぞれ出力する。第2の倍電圧器段18はV63とV36を受け取り、第7および第8の電圧信号V12;6とV6;12をそれぞれ出力する。第3の倍電圧器段が存在する場合、この倍電圧器段はV12;6とV6;12を受け取り、第9および第10の電圧信号V24;12とV12;24をそれぞれ出力する。このようにして、複数の倍電圧器段内のN番目の倍電圧器段は、(N−1)番目の倍電圧器段から電圧信号を受け取り、(2* N+3)番目と(2* N+4)番目の電圧信号を出力し、ここで(2* N+3)番目の電圧信号は、CLK信号の奇数番号の半サイクル中、2N** VCCボルトにほぼ等しく、CLK信号の偶数番号の半サイクル中、2(N-1)>** VCCボルトにほぼ等しい。(2* N+4)番目の電圧信号は、(2* N+3)番目の電圧信号を相補する。次いで、出力段20は複数の倍電圧器段内のN番目および最終番目の倍電圧器段から電圧信号を受け取り、2N** VCCボルトにほぼ等しい振幅を有するVPP信号を発生させる。
図6の電荷ポンプでは、個々の倍電圧器段が必要とするHCLKとHCLKBAR信号は共通の出力段から導き出される。したがって、図6の段16に対応する図7のHCLKとHCLKBARおよび図6の段18に対応する図8のHCLK’とHCLKBAR’とラベルをつけられた信号は、出力段20からそれぞれ出力されるHCLKとHCLKBAR出力と接続した状態で示される。図10は、倍電圧器段Nの入力信号HCLKとHCLKBARが段N+1から出力される追加の出力信号から導き出され、最後の倍電圧器段だけが出力段からこれらの信号を受け取る別の実施形態を示す。この図では、図6の段の対応する段と全く同じすべての段にプライム記号(’)を付加した番号がつけられている。図9についての前の説明では、HCLKにV12;0およびHCLKBARにV0;12と交互にラベルをつけることも可能であることを付記した。図7(第1の倍電圧器段)を参照すると、振幅6* VCCのHCLKとHCLKBAR信号が出力側ノードへ3* VCCの入力電圧を渡すのに十分な振幅であり、かつ入力側へ戻る6* VCC信号の放電をブロックするのに同様に0ボルトの振幅でも十分であることが観察される。したがって、V12;0の信号(HCLK)の代わりにV60の信号を用いることが可能であり、HCLKとHCLKBAR信号が出力段からではなく後続段から生じることで十分である。この実施形態の利点として、ゲートで低い電圧信号が利用できるという点、並びにいくつかの装置技術では、ゲートでの低い電圧信号の利用によって関連するトランジスタの対応するサイズや複雑さを減らすことが可能となるのみならず潜在的に信頼性を高めることが可能となるという点が挙げられる。
第1の電圧加算器段12と出力段20とにおけるコンデンサは、電荷ポンプ10がサイクルするのを開始することができるように事前に充電を行うようにしてもよい。例えば、図11Aおよび11Bは、第1の電圧加算器段12のコンデンサ25と26とをオンにした電力でそれぞれ事前に充電を行う回路を例示する。ダイオードトランジスタ95と96を介してそれぞれノード29と30へ電圧VONを印加することによって、nMOSトランジスタ31と32のしきい値電圧より低い(VCCに等しいものであってもよい)VONの事前充電がコンデンサ25と26の各々の両端にわたって行われて、第1の電圧加算器段12の初期化が図られる。CLKとCLKBARの双方が最初VCCで一定に保持される場合、電荷ポンプの動作が開始される前に、図2のノードV10とV01の双方は接地レベルまで付勢されることによって、最大VON電圧がこれらコンデンサの両端にわたってセットされる。ポンプが動作を開始し、定常状態に達するにつれて、ダイオード接続は、ノードV21とV12がVONへ逆放電しないようにする。同様に、図10cおよび10dは、図9のトランジスタコンデンサ85と86のそれぞれの事前充電を行う回路を例示する。ダイオードトランジスタ97と98を介してそれぞれノード89と90へVONを印加することによって、トランジスタコンデンサ85と86の各々の両端にわたってVONの事前充電がセットされる。同様の回路を利用して、電荷ポンプ10の残りの段でコンデンサの事前充電を行うようにすることも可能である。しかし、実際には図11A〜11Dの4つの事前充電用回路が良好な結果を示すことが知られている。
特定の実施形態を参照しながら本発明について説明してきたが、この説明は本発明の応用を示す一例にすぎず、本発明に対する限定と考えるべきではない。したがって、開示されている実施形態の特徴の種々の適合化と組み合わせが、以下の特許請求の範囲が包含するような本発明の範囲内に含まれる。
一般的な電荷ポンプにおける充電用半サイクルの単純化された回路図である。 一般的な電荷ポンプにおける転送用半サイクルの単純化された回路図である。 図5の電荷ポンプの第1の電圧加算器段用の回路図である。 図5の電荷ポンプの第2の電圧加算器段用の回路図である。 図5の3以上の加算器段を用いる電荷ポンプのN番目の電圧加算器段用の回路図である。 加算器段を用いる本発明の1つの実施形態に従う電荷ポンプのブロック図である。 加算器と倍電圧器段の双方を用いる本発明の第2の実施形態に従う電荷ポンプのブロック図である。 図6の電荷ポンプの第1の倍電圧器段用の回路図である。 図6の電荷ポンプの第2の倍電圧器段用の回路図である。 図6の電荷ポンプの出力段用の回路図である。 個々の倍電圧器用のHCLK信号が最後の段からではなく、次の段から形成される図6の第2の実施形態である。 図5または図6の電荷ポンプ用の初期化回路の回路図である。 図5または図6の電荷ポンプ用の初期化回路の回路図である。 図5または図6の電荷ポンプ用の初期化回路の回路図である。 図5または図6の電荷ポンプ用の初期化回路の回路図である。

Claims (15)

  1. 電圧を発生させる方法であって、
    電源電圧VCCを出力するステップと、
    個々のクロックサイクルを有するクロック信号を出力するステップと、
    VCCにVCCを加算して、2* VCCにほぼ等しい第1の電圧信号を発生させるステップと、
    前記第1の電圧信号にVCCを加算して、3* VCCにほぼ等しい第2の電圧信号を発生させるステップと、
    前記第2の電圧信号を2倍にして、クロックサイクルに応答して6* VCCにほぼ等しい第3の電圧信号を発生させるステップと、を有する方法において、
    前記方法は、逐次電圧を上げる段を備え、前記段は、段における個々のコンデンサがそれらの誘電体の両端にわたって印加される電圧が高くならないように構成され、ある段が電荷ポンプの入力電圧の数倍である電圧出力部を有する方法であっても、コンデンサ誘電体はほぼ電荷ポンプの入力電圧である電圧だけで済むように構成され、これにより、さらに薄いコンデンサ誘電体の利用が可能となり、高い電圧を維持する場合に比べてコンデンサ面積を狭くすることが可能となるステップと、を含むことを特徴とする面積効率の高い電圧を発生させる方法。
  2. 請求項1記載の方法において、
    前記第3の電圧信号を2倍して、クロックサイクルに応答して12* VCCにほぼ等しい第4の電圧信号を発生させるステップをさらに有する方法。
  3. 請求項1記載の方法において、
    クロック信号を出力するステップをさらに有し、
    前記VCCにVCCを加算して、2* VCCにほぼ等しい第1の電圧信号を発生させるステップは、前記クロック信号の第1の位相中の2* VCCと前記クロック信号の第2の位相中のVCCにほぼ等しい前記第1の電圧信号を生じさせ、
    前記第1の電圧信号にVCCを加算して、3* VCCにほぼ等しい第2の電圧信号を発生させるステップは、前記クロック信号の第1の位相中の3* VCCと前記クロック信号の第2の位相中のVCCにほぼ等しい前記第2の電圧信号を生じさせる方法。
  4. 請求項3記載の方法において、
    前記第2の電圧信号を2倍にして、クロックサイクルに応答して6* VCCにほぼ等しい第3の電圧信号を発生させるステップは、前記クロック信号の第1の位相中の6* VCCと前記クロック信号の第2の位相中の3* VCCにほぼ等しい前記第3の電圧信号を発生させる方法。
  5. 請求項4記載の方法において、
    前記第3の電圧信号を2倍して、クロックサイクルに応答して12* VCCにほぼ等しい第4の電圧信号を発生させるステップは、前記クロック信号の第1の位相中の12* VCCと前記クロック信号の第2の位相中の6* VCCにほぼ等しい前記第4の電圧信号を発生させる方法。
  6. 請求項5記載の方法において、
    VCCを加算して、前記クロック信号の第2の位相中の2* VCCと前記クロック信号の第1の位相中のVCCにほぼ等しい第5の電圧信号を発生させるステップと、
    前記第5の電圧信号にVCCを加算して、前記クロック信号の第2の位相中の3* VCCと前記クロック信号の第1の位相中のVCCにほぼ等しい第6の電圧信号を発生させるステップと、
    をさらに有する方法。
  7. 請求項6記載の方法において、
    前記第6の電圧信号を2倍にして、クロックサイクルに応答して前記クロック信号の第2の位相中の6* VCCと前記クロック信号の第1の位相中の3* VCCにほぼ等しい第7の電圧信号を発生させるステップをさらに有する方法。
  8. 請求項7記載の方法において、
    前記第7の電圧信号を2倍にして、クロックサイクルに応答して前記クロック信号の第2の位相中の12* VCCと前記クロック信号の第1の位相中の6* VCCにほぼ等しい第8の電圧信号を発生させるステップをさらに有する方法。
  9. 電荷ポンプであって、
    入力電圧VCCを受け取る第1の電圧加算器段であって、前記第1の電圧加算器段は、第1および第2の位相を有するクロック信号に応答して第1および第2の電圧信号を出力するように動作することができ、前記第1の電圧信号は、前記クロック信号の第1の位相中の2* VCCと前記クロック信号の第2の位相中のVCCにほぼ等しく、前記第2の電圧信号は、前記第1の電圧信号を相補する第1の電圧加算器段と、
    前記入力電圧VCCと前記第1および第2の電圧信号を受け取る第2の電圧加算器段であって、前記第2の電圧加算器段は、前記クロック信号に応答して第3および第4の電圧信号を出力するように動作することができ、前記第3の電圧信号は、前記クロック信号の第1の位相中の3* VCCと前記クロック信号の第2の位相中のVCCにほぼ等しく、前記第4の電圧信号は、前記第3の電圧信号を相補する第2の電圧加算器段と、
    前記第3および第4の電圧信号を受け取り、第5および第6の電圧信号を出力する第1の倍電圧器段と、を備える電荷ポンプにおいて、
    前記電荷ポンプは、逐次電圧を上げる段を備え、前記段は、段における個々のコンデンサがそれらの誘電体の両端にわたって印加される電圧が高くならないように構成され、ある段が電荷ポンプの入力電圧の数倍である電圧出力部を有するとしても、コンデンサ誘電体はほぼ電荷ポンプの入力電圧である電圧だけで済むように構成され、これにより、さらに薄いコンデンサ誘電体の利用が可能となり、高い電圧を維持する場合に比べてコンデンサ面積を狭くすることが可能となる手段と、
    を備え、面積効率を高くすることを特徴とする電荷ポンプ。
  10. 請求項9記載の電荷ポンプにおいて、
    複数の倍電圧器段であって、K番目(整数K>0)の倍電圧器段は、前記(2* K+1)番目および前記(2* K+2)番目の電圧信号を受け取り、前記K番目の倍電圧器段は、前記クロック信号に応答して前記(2* K+3)番目および前記(2* K+4)番目の電圧信号を出力するように動作することができ、前記(2* K+3)番目の電圧信号は、前記クロック信号の第1の位相中の3*K*VCCと前記クロック信号の第2の位相中の3*(K-1)*VCCにほぼ等しく、前記(2* K+4)番目の電圧信号は、前記(2* K+3)番目の電圧信号を相補する複数の倍電圧器段をさらに備える電荷ポンプ。
  11. 請求項9記載の電荷ポンプにおいて、
    前記第1の電圧加算器段は、第1のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第2の位相中の入力電圧VCCと並列の第1のコンデンサを充電し、前記充電された第1のコンデンサを前記クロック信号の第1の位相中の入力電圧VCCと直列に結合するように構成されることによって、前記第1のコンデンサが、前記第1の電圧信号を出力することができる電荷ポンプ。
  12. 請求項11記載の電荷ポンプにおいて、
    前記第1の電圧加算器段が、第2のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第1の位相中の入力電圧VCCと並列の第2のコンデンサを充電し、前記充電された第2のコンデンサを前記クロック信号の第2の位相中の入力電圧VCCと直列に結合するように構成されることによって、前記第2のコンデンサが、前記第2の電圧信号を出力することができる電荷ポンプ。
  13. 請求項12記載の電荷ポンプにおいて、
    前記第2の電圧加算器段が、第3のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第2の位相中の入力電圧VCCと並列の第3のコンデンサを充電し、前記充電された第3のコンデンサを前記クロック信号の第1の位相中の第1の電圧信号と直列に結合するように構成されることによって、前記第3のコンデンサが、前記第3の電圧信号を出力することができる電荷ポンプ。
  14. 請求項13記載の電荷ポンプにおいて、
    前記第2の電圧加算器段が、第4のコンデンサを備え、前記電荷ポンプは、前記クロック信号に応答して前記クロック信号の第1の位相中の入力電圧VCCと並列の第4のコンデンサを充電し、前記充電された第4のコンデンサを前記クロック信号の第2の位相中の第2の電圧信号と直列に結合するように構成されることによって、前記第4のコンデンサが、前記第4の電圧信号を出力することができる電荷ポンプ。
  15. 請求項9記載の電荷ポンプにおいて、
    前記第2の電圧加算器段が、誘電体層を有する少なくとも1つのコンデンサを備え、前記電荷ポンプは、前記誘電体層の両端にわたる、前記電荷ポンプの入力電圧VCCを上回らない2以上の電圧を出力する電荷ポンプ。
JP2006522598A 2003-08-07 2004-07-27 面積効率の高い電荷ポンプ Expired - Fee Related JP4768614B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/636,839 2003-08-07
US10/636,839 US6922096B2 (en) 2003-08-07 2003-08-07 Area efficient charge pump
PCT/US2004/024064 WO2005017902A1 (en) 2003-08-07 2004-07-27 Area efficient charge pump

Publications (3)

Publication Number Publication Date
JP2007502096A JP2007502096A (ja) 2007-02-01
JP2007502096A5 JP2007502096A5 (ja) 2007-08-30
JP4768614B2 true JP4768614B2 (ja) 2011-09-07

Family

ID=34116483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006522598A Expired - Fee Related JP4768614B2 (ja) 2003-08-07 2004-07-27 面積効率の高い電荷ポンプ

Country Status (9)

Country Link
US (2) US6922096B2 (ja)
EP (1) EP1652189B8 (ja)
JP (1) JP4768614B2 (ja)
KR (1) KR101039236B1 (ja)
CN (1) CN1856834B (ja)
AT (1) ATE373308T1 (ja)
DE (1) DE602004008935T2 (ja)
TW (1) TWI266170B (ja)
WO (1) WO2005017902A1 (ja)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734718B1 (en) * 2002-12-23 2004-05-11 Sandisk Corporation High voltage ripple reduction
US7397299B2 (en) * 2004-12-28 2008-07-08 The Hong Kong University Of Science And Technology N-stage exponential charge pumps, charging stages therefor and methods of operation thereof
US20070126494A1 (en) * 2005-12-06 2007-06-07 Sandisk Corporation Charge pump having shunt diode for improved operating efficiency
US7372320B2 (en) * 2005-12-16 2008-05-13 Sandisk Corporation Voltage regulation with active supplemental current for output stabilization
US20070139099A1 (en) * 2005-12-16 2007-06-21 Sandisk Corporation Charge pump regulation control for improved power efficiency
US20070229149A1 (en) * 2006-03-30 2007-10-04 Sandisk Corporation Voltage regulator having high voltage protection
US7554311B2 (en) * 2006-07-31 2009-06-30 Sandisk Corporation Hybrid charge pump regulation
US7368979B2 (en) 2006-09-19 2008-05-06 Sandisk Corporation Implementation of output floating scheme for hv charge pumps
US20080068068A1 (en) * 2006-09-19 2008-03-20 Sridhar Yadala Method and system for charge pumps
US7440342B2 (en) 2006-12-29 2008-10-21 Sandisk Corporation Unified voltage generation method with improved power efficiency
US7477092B2 (en) * 2006-12-29 2009-01-13 Sandisk Corporation Unified voltage generation apparatus with improved power efficiency
US7580298B2 (en) * 2007-03-30 2009-08-25 Sandisk 3D Llc Method for managing electrical load of an electronic device
US7558129B2 (en) * 2007-03-30 2009-07-07 Sandisk 3D Llc Device with load-based voltage generation
US7580296B2 (en) * 2007-03-30 2009-08-25 Sandisk 3D Llc Load management for memory device
US7515488B2 (en) * 2007-03-30 2009-04-07 Sandisk 3D Llc Method for load-based voltage generation
US8232833B2 (en) * 2007-05-23 2012-07-31 Silicon Storage Technology, Inc. Charge pump systems and methods
US20090058507A1 (en) * 2007-08-28 2009-03-05 Prajit Nandi Bottom Plate Regulated Charge Pump
US8044705B2 (en) * 2007-08-28 2011-10-25 Sandisk Technologies Inc. Bottom plate regulation of charge pumps
KR100900965B1 (ko) * 2007-11-05 2009-06-08 한국전자통신연구원 고전압용 씨모스 전하 펌프
US7586362B2 (en) * 2007-12-12 2009-09-08 Sandisk Corporation Low voltage charge pump with regulation
US7586363B2 (en) * 2007-12-12 2009-09-08 Sandisk Corporation Diode connected regulation of charge pumps
US7969235B2 (en) 2008-06-09 2011-06-28 Sandisk Corporation Self-adaptive multi-stage charge pump
US20090302930A1 (en) * 2008-06-09 2009-12-10 Feng Pan Charge Pump with Vt Cancellation Through Parallel Structure
US8710907B2 (en) 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
US7683700B2 (en) * 2008-06-25 2010-03-23 Sandisk Corporation Techniques of ripple reduction for charge pumps
KR20100011650A (ko) * 2008-07-25 2010-02-03 삼성전자주식회사 저전압 캐패시터로 구현되는 차치 펌프 및 이를 구비하는ddi
US7795952B2 (en) * 2008-12-17 2010-09-14 Sandisk Corporation Regulation of recovery rates in charge pumps
US7973592B2 (en) * 2009-07-21 2011-07-05 Sandisk Corporation Charge pump with current based regulation
US8339183B2 (en) 2009-07-24 2012-12-25 Sandisk Technologies Inc. Charge pump with reduced energy consumption through charge sharing and clock boosting suitable for high voltage word line in flash memories
US20110148509A1 (en) 2009-12-17 2011-06-23 Feng Pan Techniques to Reduce Charge Pump Overshoot
US8305807B2 (en) 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8514630B2 (en) 2010-07-09 2013-08-20 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays: current based approach
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
US8106701B1 (en) 2010-09-30 2012-01-31 Sandisk Technologies Inc. Level shifter with shoot-through current isolation
KR101204569B1 (ko) * 2010-12-03 2012-11-23 에스케이하이닉스 주식회사 고전압 발생기 및 고전압 발생 방법
US8294509B2 (en) 2010-12-20 2012-10-23 Sandisk Technologies Inc. Charge pump systems with reduction in inefficiencies due to charge sharing between capacitances
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
US8537593B2 (en) 2011-04-28 2013-09-17 Sandisk Technologies Inc. Variable resistance switch suitable for supplying high voltage to drive load
US8379454B2 (en) 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8726104B2 (en) 2011-07-28 2014-05-13 Sandisk Technologies Inc. Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages
US8775901B2 (en) 2011-07-28 2014-07-08 SanDisk Technologies, Inc. Data recovery for defective word lines during programming of non-volatile memory arrays
US8750042B2 (en) 2011-07-28 2014-06-10 Sandisk Technologies Inc. Combined simultaneous sensing of multiple wordlines in a post-write read (PWR) and detection of NAND failures
US8699247B2 (en) 2011-09-09 2014-04-15 Sandisk Technologies Inc. Charge pump system dynamically reconfigurable for read and program
US8514628B2 (en) 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
US8400212B1 (en) 2011-09-22 2013-03-19 Sandisk Technologies Inc. High voltage charge pump regulation system with fine step adjustment
US8395434B1 (en) 2011-10-05 2013-03-12 Sandisk Technologies Inc. Level shifter with negative voltage capability
US8730722B2 (en) 2012-03-02 2014-05-20 Sandisk Technologies Inc. Saving of data in cases of word-line to word-line short in memory arrays
US8710909B2 (en) 2012-09-14 2014-04-29 Sandisk Technologies Inc. Circuits for prevention of reverse leakage in Vth-cancellation charge pumps
US9164526B2 (en) 2012-09-27 2015-10-20 Sandisk Technologies Inc. Sigma delta over-sampling charge pump analog-to-digital converter
US9810723B2 (en) 2012-09-27 2017-11-07 Sandisk Technologies Llc Charge pump based over-sampling ADC for current detection
CN103066832B (zh) * 2012-12-07 2016-06-22 广州慧智微电子有限公司 一种能快速启动的电荷泵
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) * 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
US9165683B2 (en) 2013-09-23 2015-10-20 Sandisk Technologies Inc. Multi-word line erratic programming detection
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
US9071236B1 (en) * 2013-12-23 2015-06-30 Nxp B.V. Method and system for controlling a charge pump
US9460809B2 (en) 2014-07-10 2016-10-04 Sandisk Technologies Llc AC stress mode to screen out word line to word line shorts
US9484086B2 (en) 2014-07-10 2016-11-01 Sandisk Technologies Llc Determination of word line to local source line shorts
US9443612B2 (en) 2014-07-10 2016-09-13 Sandisk Technologies Llc Determination of bit line to low voltage signal shorts
US9514835B2 (en) 2014-07-10 2016-12-06 Sandisk Technologies Llc Determination of word line to word line shorts between adjacent blocks
US9379605B2 (en) 2014-08-11 2016-06-28 Samsung Electronics Co., Ltd. Clocking circuit, charge pumps, and related methods of operation
US9330776B2 (en) 2014-08-14 2016-05-03 Sandisk Technologies Inc. High voltage step down regulator with breakdown protection
US9202593B1 (en) 2014-09-02 2015-12-01 Sandisk Technologies Inc. Techniques for detecting broken word lines in non-volatile memories
US9240249B1 (en) 2014-09-02 2016-01-19 Sandisk Technologies Inc. AC stress methods to screen out bit line defects
US9449694B2 (en) 2014-09-04 2016-09-20 Sandisk Technologies Llc Non-volatile memory with multi-word line select for defect detection operations
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9659666B2 (en) 2015-08-31 2017-05-23 Sandisk Technologies Llc Dynamic memory recovery at the sub-block level
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
US9698676B1 (en) 2016-03-11 2017-07-04 Sandisk Technologies Llc Charge pump based over-sampling with uniform step size for current detection
US20190311749A1 (en) * 2018-04-09 2019-10-10 Anaflash Inc. Logic Compatible Embedded Flash Memory
US10461635B1 (en) 2018-05-15 2019-10-29 Analog Devices Global Unlimited Company Low VIN high efficiency chargepump
KR102491767B1 (ko) 2018-11-05 2023-01-27 삼성전자주식회사 전압을 변환하기 위한 차지 펌프를 포함하는 전자 회로
US11599760B2 (en) 2020-06-25 2023-03-07 Samsung Electronics Co., Ltd. Bi-directional voltage converter of smart card and smart card including the same
US12046987B2 (en) * 2022-01-24 2024-07-23 Stmicroelectronics S.R.L. Voltage regulator circuit for a switching circuit load
US11810626B2 (en) 2022-02-11 2023-11-07 Sandisk Technologies Llc Generating boosted voltages with a hybrid charge pump
WO2023223836A1 (ja) * 2022-05-17 2023-11-23 国立大学法人大阪大学 電源回路、パワーマネジメント回路及びセンサデバイス
US11955196B2 (en) * 2022-07-13 2024-04-09 Nanya Technology Corporation Memory device, voltage generating device and voltage generating method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4888426A (ja) * 1972-02-24 1973-11-20
JPH04268294A (ja) * 1991-02-25 1992-09-24 Nec Corp 昇圧回路
US5436587A (en) * 1993-11-24 1995-07-25 Sundisk Corporation Charge pump circuit with exponetral multiplication
US5596532A (en) * 1995-10-18 1997-01-21 Sandisk Corporation Flash EEPROM self-adaptive voltage generation circuit operative within a continuous voltage source range
JP2002186248A (ja) * 2000-12-12 2002-06-28 Denso Corp 昇圧装置及びその制御方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1364618A (en) * 1971-12-03 1974-08-21 Seiko Instr & Electronics Voltage boosters
DE2821418A1 (de) 1978-05-16 1979-11-22 Siemens Ag Taktgesteuerter gleichspannungswandler
US4888738A (en) 1988-06-29 1989-12-19 Seeq Technology Current-regulated, voltage-regulated erase circuit for EEPROM memory
US5059815A (en) 1990-04-05 1991-10-22 Advanced Micro Devices, Inc. High voltage charge pumps with series capacitors
US5008799A (en) 1990-04-05 1991-04-16 Montalvo Antonio J Back-to-back capacitor charge pumps
US5397931A (en) 1993-03-31 1995-03-14 Texas Instruments Deutschland Gmbh Voltage multiplier
DE69408665T2 (de) 1994-08-12 1998-10-15 Cons Ric Microelettronica Spannungserhöher vom Ladungspumpentype
US5508971A (en) 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
FR2742942B1 (fr) * 1995-12-26 1998-01-16 Sgs Thomson Microelectronics Generateur de creneaux de haute tension
US5625544A (en) 1996-04-25 1997-04-29 Programmable Microelectronics Corp. Charge pump
KR100280434B1 (ko) * 1998-01-23 2001-03-02 김영환 고전압발생회로
US6208542B1 (en) 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
US6044019A (en) 1998-10-23 2000-03-28 Sandisk Corporation Non-volatile memory with improved sensing and method therefor
KR100347144B1 (ko) * 2000-05-02 2002-08-03 주식회사 하이닉스반도체 고전압 발생회로
US6861894B2 (en) 2002-09-27 2005-03-01 Sandisk Corporation Charge pump with Fibonacci number multiplication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4888426A (ja) * 1972-02-24 1973-11-20
JPH04268294A (ja) * 1991-02-25 1992-09-24 Nec Corp 昇圧回路
US5436587A (en) * 1993-11-24 1995-07-25 Sundisk Corporation Charge pump circuit with exponetral multiplication
US5596532A (en) * 1995-10-18 1997-01-21 Sandisk Corporation Flash EEPROM self-adaptive voltage generation circuit operative within a continuous voltage source range
JP2002186248A (ja) * 2000-12-12 2002-06-28 Denso Corp 昇圧装置及びその制御方法

Also Published As

Publication number Publication date
JP2007502096A (ja) 2007-02-01
WO2005017902A1 (en) 2005-02-24
US20050237103A1 (en) 2005-10-27
US20050030088A1 (en) 2005-02-10
US7113023B2 (en) 2006-09-26
EP1652189A1 (en) 2006-05-03
DE602004008935T2 (de) 2008-04-30
EP1652189B1 (en) 2007-09-12
KR101039236B1 (ko) 2011-06-07
TWI266170B (en) 2006-11-11
KR20060052973A (ko) 2006-05-19
TW200517805A (en) 2005-06-01
WO2005017902A9 (en) 2005-05-19
ATE373308T1 (de) 2007-09-15
EP1652189B8 (en) 2008-02-13
CN1856834A (zh) 2006-11-01
US6922096B2 (en) 2005-07-26
DE602004008935D1 (de) 2007-10-25
CN1856834B (zh) 2011-09-07

Similar Documents

Publication Publication Date Title
JP4768614B2 (ja) 面積効率の高い電荷ポンプ
US7030683B2 (en) Four phase charge pump operable without phase overlap with improved efficiency
US6661682B2 (en) High voltage generating charge pump circuit
EP1338081B1 (en) Charge pump power supply
US6501325B1 (en) Low voltage supply higher efficiency cross-coupled high voltage charge pumps
TWI391805B (zh) 廣大範圍供應電壓之有效率的充電泵
US6359798B1 (en) Charge pump voltage converter
US7046076B2 (en) High efficiency, low cost, charge pump circuit
US5994949A (en) Negative voltage charge pump particularly for flash EEPROM memories
US7652522B2 (en) High efficiency low cost bi-directional charge pump circuit for very low voltage applications
US20070285150A1 (en) Method and system for providing a charge pump very low voltage applications
US7176746B1 (en) Low power charge pump method and apparatus
US6674317B1 (en) Output stage of a charge pump circuit providing relatively stable output voltage without voltage degradation
US6184594B1 (en) Multi-stage charge pump having high-voltage pump control feedback and method of operating same
US7683699B2 (en) Charge pump
EP0865149B1 (en) High current CMOS charge pump, particularly for flash EEPROM memories
US5543668A (en) Charge stacking on-chip high-voltage generator and method
US6078212A (en) VT cancellation in output stage of charge pump
Mohammad et al. Switched positive/negative charge pump design using standard CMOS transistors
JPH0974738A (ja) 半導体装置
EP0851562A2 (en) High voltage charge pump, particularly for flash EEPROM memories
JP2004222398A (ja) チャージポンプ回路

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070712

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090616

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090901

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100323

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100611

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110524

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110616

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4768614

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140624

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140624

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees