CN1855503A - 非挥发性存储器元件及其制造方法与操作方法 - Google Patents
非挥发性存储器元件及其制造方法与操作方法 Download PDFInfo
- Publication number
- CN1855503A CN1855503A CN 200510065578 CN200510065578A CN1855503A CN 1855503 A CN1855503 A CN 1855503A CN 200510065578 CN200510065578 CN 200510065578 CN 200510065578 A CN200510065578 A CN 200510065578A CN 1855503 A CN1855503 A CN 1855503A
- Authority
- CN
- China
- Prior art keywords
- substrate
- wellblock
- volatile memory
- memory component
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 238000003860 storage Methods 0.000 claims abstract description 37
- 239000002131 composite material Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 74
- 239000004020 conductor Substances 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 22
- 238000012163 sequencing technique Methods 0.000 claims description 16
- 230000005641 tunneling Effects 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 230000000694 effects Effects 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims 2
- 108091006146 Channels Proteins 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000027455 binding Effects 0.000 description 1
- 238000009739 binding Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- -1 groove Substances 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种非挥发性存储器元件，具有基底、n型井区、p型井区、控制栅极、复合介电层、源极区及漏极区。基底具有沟槽。n型井区设置于基底中。p型井区设置于n型井区上，且n型井区与p型井区的结高于沟槽底部。控制栅极设置于沟槽侧壁，且突出基底表面。复合介电层设置于控制栅极与基底之间，此复合介电层包括电荷储存层。源极区设置于控制栅极一侧的沟槽底部的基底中。漏极区设置于控制栅极另一侧的基底中。
Description
技术领域
本发明涉及一种半导体元件，特别是涉及一种非挥发性存储器(Non-Volatile Memory，NVM)元件及其制造方法与操作方法。
背景技术
快闪存储器元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性存储器元件。
典型的快闪存储器元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，浮置栅极与基底间以穿隧氧化层(TunnelOxide)相隔，而形成所谓堆栈栅极快闪存储单元。
请参照图1所绘示的现有堆栈栅极式快闪存储单元(Stack Gate FlashMemory Cell)的结构示意图(美国专利US6214668)。现有的快闪存储器是由p型基底100、深n型井区102、p型口袋掺杂区104、堆栈栅极结构106、源极区108、漏极区110、间隙壁112、内层介电层114、导电插塞116与导线118(位线)所构成。堆栈栅极结构106是由穿隧氧化层120、浮置栅极122、栅间介电层124、控制栅极126与顶盖层128所构成。深n型井区102位于p型基底100中。堆栈栅极结构106位于p型基底100上。源极区108与漏极区110位于堆栈栅极结构106两侧的p型基底100中。间隙壁112位于堆栈栅极结构106的侧壁上。p型口袋掺杂区104位于深n型井区102中，且从漏极区110延伸至堆栈栅极结构106下方。内层介电层114位于p型基底100上。导电插塞116穿过内层介电层114与p型基底100使漏极区110与p型口袋掺杂区104短路连接在一起。导线118位于内层介电层114上，并与导电插塞116电连接。
然而，随着集成电路正以更高的集成度朝向小型化的元件发展，所以必须缩小存储单元尺寸以增进其集成度。对于图1的堆栈栅极式快闪存储单元而言，缩小存储单元的尺寸可藉由减小存储单元的栅极长度等方式来达成。但是，栅极长度变小会缩短了穿隧氧化层下方的通道长度(Channel Length)，容易造成漏极与源极间发生不正常的电性贯通(Punch Through)，如此将严重影响此存储单元的电性表现。而且，两相邻存储单元可能会互相干扰，造成元件操作速度变慢，而影响元件效能。此外，在快闪存储器的制造过程中，光刻工艺也会有所谓关键尺寸的问题，而限制存储单元尺寸的缩小。
发明内容
本发明的目的就是在提供一种非挥发性存储器元件及其制造方法与操作方法，藉由于沟槽内形成存储单元，而可缩小存储单元的尺寸，增加元件集成度。
本发明的再一目的是提供一种非挥发性存储器元件及其制造方法与操作方法，可以增加工艺裕度，并减少工艺步骤、工艺成本及时间。
本发明提供一种非挥发性存储器元件，包括基底、第一导电型第一井区、第二导电型第二井区、一对控制栅极、二复合介电层、源极区及一对漏极区。第一导电型第一井区设置于基底中。第二导电型第二井区设置于第一导电型第二井区上，第一导电型第一井区中具有沟槽，且沟槽的深度大于第二导电型第二井区的深度。一对控制栅极设置于沟槽的两侧壁。两复合个电层分别设置于一对控制栅极与基底之间，此复合介电层包括电荷储存层。源极区设置于一对控制栅极之间的基底中。一对漏极区分别设置于沟槽两侧的第二导电型第二井区中。
在上述的非挥发性存储器元件中，漏极区与第二导电型第二井区以电性短路连接一起。而且此非挥发性存储器元件还设置有导电插塞，此导电插塞贯穿漏极区与第二导电型第二井区的结。源极区与漏极区掺杂n型离子，第二导电型第二井区可为p型井区。基底可为p型基底。第一导电型第一井区可为深n型井区。电荷储存层的材料可为氮化硅或多晶硅。一对控制栅极为以自行对准方式形成的一对导体间隙壁，且一对控制栅极的顶部突出沟槽的顶面。
本发明将控制栅极与复合介电层设置于沟槽中，因此与现有的非挥发性存储器元件相比，可节省使用的基底表面积，而可以提升元件集成度。
而且，本发明的非挥发性存储器元件的通道区是设置于环绕沟槽外侧的基底中(垂直式通道区)，因此可以藉由控制沟槽的深度准确的控制通道长度，进而能避免元件尺寸缩小时所产生的问题。
此外，本发明的非挥发性存储器元件由于采用电荷储存层(氮化硅)作为储存电荷单元，因此可以降低操作时所需要的工作电压，而提升存储单元的操作速度与效能并可以提升存储器元件的程序化/抹除操作的效率。
另外，本发明将漏极区与第二导电型第二井区短路连接在一起，就可便于非挥发性存储器元件的读取操作，因此可以提升读取速率，并提升元件效能。
本发明提供一种非挥发性存储器元件，包括基底、第一导电型第一井区、多个第二导电型第二井区、多个控制栅极、多个复合介电层、多个源极区及多个漏极区。第一导电型第一井区设置于基底中。多个第二导电型第二井区分别设置于第一导电型第二井区上，第一导电型第一井区中具有平行排列的多个沟槽，且这些沟槽的深度大于第二导电型第二井区的深度。多个控制栅极分别设置于沟槽侧壁。多个复合介电层分别设置于控制栅极与基底之间，各复合介电层由顶介电层、电荷储存层与底介电层所构成。多个源极区分别设置于沟槽中的相邻两控制栅极之间的基底中。多个漏极区分别设置于沟槽两侧的第二导电型第二井区中。
在上述的非挥发性存储器元件中，该些漏极区与该些第二导电型第二井区的以一电性短路连接一起，且设置有多个导电插塞，这些导电插塞分别贯穿漏极区与第二导电型第二井区的结。源极区与漏极区掺杂n型离子，第二导电型第二井区可为p型井区。基底可为p型基底。第一导电型第一井区可为深n型井区。电荷储存层的材料可为氮化硅或多晶硅。
本发明将控制栅极与复合介电层设置于沟槽中，因此与现有的非挥发性存储器元件相比，可节省使用的基底表面积，而可以提升元件集成度。
而且，本发明的非挥发性存储器元件的通道区是设置于环绕沟槽外侧的基底中(垂直式通道区)，因此可以藉由控制沟槽的深度准确的控制通道长度，进而能避免元件尺寸缩小时所产生的问题。
此外，本发明的非挥发性存储器元件由于采用电荷储存层(氮化硅)作为储存电荷单元，因此可以降低操作时所需要的工作电压，而提升存储单元的操作速度与效能并可以提升存储器元件的程序化/抹除操作的效率。
另外，本发明将漏极区与第二导电型第二井区短路连接在一起，就可便于非挥发性存储器元件的读取操作，因此可以提升读取速率，并提升元件效能。
本发明提出一种非挥发性存储器元件的制造方法，此方法先提供一基底。然后，于基底中形成第一导电型第一井区，并于第一导电型第一井区上形成第二导电型第二井区。接着，于该基底中形成一沟槽，此沟槽深度大于第二导电型第二井区的深度。然后，于沟槽两侧形成复合介电层，此复合介电层包括一电荷储存层。于沟槽侧壁形成多个导体间隙壁，其中复合介电层介于导体间隙壁与沟槽侧壁之间。之后，于基底中形成源极区与漏极区，源极区位于两相邻导体间隙壁之间的沟槽底部的基底中，漏极区位于第二导电型第二井区上的基底中。
在上述的非挥发性存储器元件的制造方法中，于基底中形成源极区与漏极区的步骤后，还包括于基底上形成内层介电层，以覆盖基底、沟槽、导体间隙壁，并于内层介电层中形成至少暴露漏极区的开口，之后于开口填入导体材料以形成导电插塞。而且，于内层介电层中形成至少暴露漏极区的开口的步骤中，还包括移除部分漏极区的基底直到贯穿漏极区与第二导电型第二井区的结。
在上述的非挥发性存储器元件的制造方法中，于沟槽侧壁形成导体间隙壁的步骤先于基底上形成导体层，接着进行一各向异性蚀刻工艺，以移除部分导体层。而且此步骤中同时移除部分复合介电层。电荷储存层的材料可为氮化硅或多晶硅。
本发明在形成导体间隙壁(控制栅极)时，采用自行对准的方式形成的，没有使用到光刻技术，因此可以增加工艺裕度，并可以节省工艺成本与工艺时间。
本发明将导体间隙壁(控制栅极)与复合介电层形成于沟槽中，因此与现有的非挥发性存储器元件相比，可节省使用的基底表面积，而可以提升元件集成度。而且，本发明采用电荷储存层(氮化硅)作为储存电荷单元，其与采用浮置栅极(掺杂多晶硅)作为电荷储存单元相比较，可以减少为了定义出浮置栅极的工艺，因此工艺较为简单，且可以提升非挥发性存储器元件的集成度。
本发明提出一种非挥发性存储器元件的操作方法，适用于上述的非挥发性存储器，此方法包括：进行程序化操作时，于控制栅极施加第一电压，于漏极区施加第二电压，于源极区施加第三电压，以利用通道F-N穿隧效应程序化存储单元。
在上述的非挥发性存储器元件的操作方法中，第一电压为-10伏特左右、第二电压为6伏特左右、第三电压为6伏特左右。
在上述的非挥发性存储器元件的操作方法中，进行读取操作时，于控制栅极施加第四电压，于源极区施加第五电压，于漏极区施加第六电压，以读取存储单元。
在上述的非挥发性存储器元件的操作方法中，第四电压为3.3伏特左右、第五电压为1.65伏特左右、该第六电压为0伏特。
在上述的非挥发性存储器元件的操作方法中，在进行抹除操作时，于控制栅极上施加第七电压，漏极区为浮置，于源极区施加第八电压，于基底施加第九电压，以利用通道F-N穿隧效应抹除存储单元。
在上述的非挥发性存储器元件的操作方法中，第七电压为10伏特左右、第八电压为-6伏特左右、第九电压为-6伏特左右。
由于本发明的非挥发性存储器元件的程序化及抹除操作利用通道F-N穿隧效应(Channel F-N Tunneling)，因此电流消耗小，可有效降低整个芯片的功率损耗。而且，在进行程序化操作时，利用电子注入效率较高的通道F-N穿隧效应，故可以降低存储单元电流，并且能够提高操作速度。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。
附图说明
图1所绘示为现有堆栈栅极式快闪存储单元的结构示意图。
图2所绘示为本发明的非挥发性存储器元件的结构剖面图。
图3A至图3F所绘示为根据本发明的一种快闪存储器的一实施例的制造流程剖面图。
图4所绘示为本发明的非挥发性存储器元件的电路简图。
简单符号说明
100、200、300：p型基底
102、202、304：深n型井区
104：p型口袋掺杂区
106：堆栈栅极结构
108、208、316：源极区
110、210、318：漏极区
112：间隙壁
114、214、320：内层介电层
116、216、322：导电插塞
118、218、324：导线
120：穿隧氧化层
122：浮置栅极
124：栅间介电层
126、206：控制栅极
128：顶盖层
204、304：p型井区
212、312：复合介电层
220、310：沟槽
212a、312a：顶介电层
212b、312b：电荷储存层
212c、312c：底介电层
306：垫氧化层
308：掩模层
314：导体间隙壁
Q11～Q24：存储单元
WL1～WL4：字线
BL1～BL2：位线
SL：源极线
具体实施方式
图2所绘示为本发明的非挥发性存储器元件的结构剖面图。在此以双或非门式(BiNOR)型阵列非挥发性存储器为例作说明。
请参照图2，本发明的非挥发性存储器元件是由p型基底200、深n型井区202、p型井区204、控制栅极206、源极区208、漏极区210、复合介电层212、内层介电层214、导电插塞216、导线218(位线)所构成。
p型基底200，具有平行排列的多个沟槽220。深n型井区202例如是位于p型基底200中。p型井区204例如是设置于深n型井区202上，且p型井区204位于每两相邻沟槽220之间的基底200中，而使p型井区204成为一个隔离的井区。其中，深n型井区202与p型井区204的结高于沟槽220底部。沟槽220的深度大于p型井区204的深度。
控制栅极206例如是分别设置于沟槽220两侧壁，且其顶部例如是突出基底表面200。复合介电层例如是设置于控制栅极206与基底200之间。复合介电层212例如是由顶介电层212a、电荷储存层212b及底介电层212c所构成。顶介电层212a的材料例如是氧化硅。电荷储存层212b的材料例如是氮化硅。底介电层212c的材料例如是氧化硅。当然，电荷储存层212b的材料也可以是其它具有电荷储存功能的材料如多晶硅、氮氧化硅等。
源极区208例如是设置于控制栅极206一侧的沟槽220底部，亦即设置于沟槽220中的相邻两控制栅极206之间的基底200中。其中，源极区208透过深n型井区202相互连结而形成共享源极线。漏极区210例如是设置于控制栅极206另一侧的基底200中，亦即设置于沟槽220两侧的p型井区204中。
内层介电层214例如是设置于p型基底200上。导电插塞216穿过内层介电层214与p型基底200，而使漏极区210与p型井区204短路连接在一起。导线218位于内层介电层214上，并与导电插塞216电连接。
本发明将控制栅极206与复合介电层212设置于沟槽220中，因此与现有的非挥发性存储器元件相比，可节省使用的基底表面积，而可以提升元件集成度。
而且，本发明的非挥发性存储器元件的通道区是设置于环绕沟槽外侧的基底中(垂直式通道区222)，因此可以藉由控制沟槽的深度准确的控制通道长度，进而能避免元件尺寸缩小时所产生的问题。
此外，本发明的非挥发性存储器元件由于采用电荷储存层(氮化硅)作为储存电荷单元，因此可以降低操作时所需要的工作电压，而提升存储单元的操作速度与效能并可以提升存储器元件的程序化/抹除操作的效率
另外，本发明将p型井区204与漏极区210短路连接在一起，就可便于非挥发性存储器元件的读取操作，因此可以提升读取速率，并提升元件效能。
接着，说明本发明的非挥发性存储器元件的制造方法。图3A至图3F所示为根据本发明一优选实施例的一种快闪存储器的制造剖面图。在此以双或非门式(BiNOR)型阵列非挥发性存储器元件为例。
首先请参照图3A，提供一p型基底300，此p型基底300已形成元件隔离结构(未图标)，此元件隔离结构成条状的布局，并用以定义出有源区。形成元件隔离结构例如是区域氧化法(Local Oxidation，LOCOS)或浅沟槽隔离法(Shallow Trench Isolation，STI)。接着，在p型基底300中形成深n型井区302。然后，于深n型井区302上形成p型井区304。深n型井区302与p型井区304的形成方法例如是离子注入法。
接着，请参照图3B，于基底300表面依序形成一层垫氧化层306与一层掩模层308后，进行光刻蚀刻工艺，图案化掩模层308与垫氧化层306以形成暴露基底300的开口(未图示)。垫氧化层306的材料例如是氧化硅，形成垫氧化层306的方法例如是热氧化法(Thermal Oxidation)。掩模层308的材料例如是氮化硅，形成掩模层308的方法例如是化学气相沉积法(ChemicalVapor Deposition，CVD)。
接着，以掩模层308为掩模，进行蚀刻工艺，以在基底300中形成沟槽310。沟槽310的深度大于p型井区304的深度。在基底100中蚀刻出沟槽310的方法，包括干式蚀刻法，例如是反应性离子蚀刻法。
接着，请参照图3C，于基底300上形成复合介电层312。复合介电层312例如是由顶介电层312a、电荷储存层312b及底介电层312c所构成。顶介电层312a的材料例如是氧化硅。电荷储存层312b的材料例如是氮化硅。底介电层312c的材料例如是氧化硅。复合介电层312的形成方法例如可以利用化学气相沉积法依序形成顶介电层312a、电荷储存层312b及底介电层312c。当然，复合介电层312的形成方法也可以是先以热氧化法形成顶介电层312a后，再以化学气相沉积法形成电荷储存层312b及底介电层312c。
接着，请参照图3D，分别于沟槽310的侧壁形成多个导体间隙壁314，且这些导体间隙壁314作为控制栅极。此导体间隙壁314的形成步骤例如是先形成一层导体层后，进行各向异性蚀刻工艺，移除部分导体层而形成之。导体层(导体间隙壁314)的材料例如是掺杂多晶硅。其中，掺杂多晶硅的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之；或者也可以采用临场注入掺杂物的方式，以化学气相沉积法形成之。在导体间隙壁314的步骤中，还包括移除掩模层308表面的部分复合介电层312以及导体间隙壁314之间的部分复合介电层312。复合介电层312介于导体间隙壁314与沟槽310侧壁之间。
接着，请参照图3E，在移除掩模层308与垫氧化层306之后，以导体间隙壁314为掩模，进行掺杂物注入工艺，而于基底300中形成源极区316及漏极区318。源极区316位于导体间隙壁314之间的沟槽310底部的基底300中，漏极区318位于p型井区304上的基底300中。
接着请参照图3F，基底300上形成一层内层介电层320。内层介电层320的材料例如是硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)，形成内层介电层320的方法例如是化学气相沉积法。然后进行平坦化工艺(例如回蚀刻法、化学机械研磨法(Chemical Mechanical Polishing))，使内层介电层320的表面平坦化。然后，于内层介电层320内形成导电插塞322，导电插塞322的材料例如是钨金属。导电插塞322的形成方法例如是先于内层介电层320中形成暴露漏极区318的开口(未图示)，然后于开口内填入导体材料以形成之。而且，于内层介电层320中形成至少暴露漏极区318的开口的步骤中，还包括移除部分漏极区318的基底直到贯穿漏极区318与p型井区304的结。因此所形成的导电插塞322会贯穿漏极区318与p型井区304间的结使两者电性短路连接在一起。之后，于内层介电层320上形成与导电插塞322电连接的导线324。导线324的形成方法例如是于基底300上形成导体层(未图示)后，进行光刻蚀刻步骤而形成条状的导线324。后续完成快闪存储器的工艺为现有技艺者所周知，在此不再赘述。
本发明在形成导体间隙壁314(控制栅极)时，采用自行对准的方式形成的，没有使用到光刻技术，因此可以增加工艺裕度，并可以节省工艺成本与工艺时间。
本发明将导体间隙壁314(控制栅极)与复合介电层312形成于沟槽310中，因此与现有的非挥发性存储器元件相比，可节省使用的基底表面积，而可以提升元件集成度。
而且，本发明采用电荷储存层(氮化硅)作为储存电荷单元，其与采用浮置栅极(掺杂多晶硅)作为电荷储存单元相比较，可以减少为了定义出浮置栅极的工艺，因此工艺较为简单，且可以提升非挥发性存储器元件的集成度。
此外，上述实施例以p型通道非挥发性存储器元件为例作说明，当然本发明也可以适用于n型通道非挥发性存储器元件。
图4所绘示为本发明的非挥发性存储器元件的电路简图，在此以8个存储单元排列双或非门式(BiNOR)型阵列为例，以说明本发明的存储器阵列的操作模式。
请参照图4，存储单元阵列包括8个存储单元Q11～Q24、字线WL1～WL4、位线BL1～BL2、共享源极线SL。
各存储单元Q11～Q24如图2所示的结构。其中，相邻两存储单元共享漏极区，未共享漏极区的相邻两存储单元则共享源极区。
位线BL1～BL2分别连接同一列存储单元的漏极区，举例来说，位线BL1连接存储单元Q11～Q14的漏极区；位线BL2连接存储单元Q21～Q24的漏极区。
字线WL1～WL4分别连接同一行存储单元的控制栅极，举例来说，字线WL1连接存储单元Q11～Q21的控制栅极；字线WL2连接存储单元Q12～Q22的控制栅极；字线WL3连接存储单元Q13～Q23的控制栅极；字线WL4连接存储单元Q14～Q24的控制栅极。其中所有存储单元的源极区透过深n型井区相互连结而形成共享源极线SL。
接着请同时参照图4及表一，以明了本发明的非挥发性存储器元件的操作模式，其包括程序化、抹除与数据读取等操作模式。
表一
| 程序化 | 抹除 | 读取 | |
| 选定字线WL2 | Vgp(-10V) | Vge(10V) | Vgr(3.3V) |
| 非选定字线WL1、WL3、WL4 | Vg(-2V) | Vge(10V) | 0 |
| 选定位线BL2 | Vdp(6V) | 浮置 | 0 |
| 非选定位线BL1 | 0 | 浮置 | 浮置 |
| 源极线SL | Vsp(6V) | Vse(-6V) | Vsr(1.65V) |
| 基底 | 0 | Vbe(-10V) | 0 |
请同时参照图4，当对存储单元Q22进行程序化操作时，于选定字线WL2上施加偏压Vgp，其例如是-10伏特左右。其它非选定字线WL1、WL3、WL4上施加偏压Vg，其例如是-2伏特左右。选定位线BL2上施加偏压Vdp，其例如是6伏特左右，非选定位线BL1施加0伏特左右的偏压。源极线SL施加偏压Vsp，其例如是6伏特左右。在此种偏压情况下，即可以在利用通道F-N穿隧效应，使电子注入电荷储存层中，以程序化存储单元Q22。
在进行上述程序化操作时，共享同一条字线WL2的存储单元Q12并不会被程序化。这是因为非选定位线BL1上施加0伏特的电压，而不会引发通道F-N穿隧效应，当然就不会程序化存储单元Q12。
此外，由于未选定字线WL1、WL3、WL4上施加-2伏特的电压，而不足以引发通道F-N穿隧效应，因此非选定字线WL1、WL3、WL4所连接的存储单元Q11～Q21、Q13～23、Q14～Q24不会被程序化。
而且在上述说明中，虽以存储元件阵列中单一存储单元为单位进行程序化，然而本发明的非挥发性存储器元件的程序化也可藉由各字线、源极线、位线的控制，而以字节、节区，或是区块为单位进行程序化。
当读取存储单元Q22的数据时，于选定字线WL2上施加偏压Vgr，其例如是3.3伏特左右。其它非选定字线WL1、WL3、WL4上施加0伏特左右的偏压。选定位线BL2上施加0伏特左右的偏压，非选定位线BL1为浮置。源极线SL施加偏压Vsr，其例如是1.65伏特左右。由于此时电荷储存层中存有电荷量的存储单元的通道关闭且电流很小，而电荷储存层中未存有电荷量的存储单元的通道打开且电流大，故可藉由存储单元的通道开关/通道电流大小来判断储存于此存储单元中的数字信息是“1“还是“0”。
而且在上述说明中，虽以存储元件阵列中单一存储单元为单位进行读取操作，然而本发明的非挥发性存储器元件的读取操作也可藉由各字线、源极线、位线的控制，而读取以字节、节区，或是区块为单位的数据。
接着说明本发明非挥发性存储器元件的抹除方法。如表一所示，本发明的抹除方法为对整个非挥发性存储器元件作抹除为例作说明。
当对存储单元进行抹除时，于所有的字线WL1～WL4上施加偏压Vge，其例如是10伏特左右。位线BL1～BL2为浮置。于所有的源极线SL施加偏压Vse，其例如是-6伏特左右。于基底施加偏压Vbe，其例如是-10伏特左右。于是施加于控制栅极与基底之间的电压足以在控制栅极与基底之间建立一个大的电场，而得以利用通道F-N穿隧效应(F-N Tunneling)使电子从电荷储存层排出、注入基底而移除。
上述本发明的抹除方法以对整个非挥发性存储器元件作抹除为例作说明。当然本发明的非挥发性存储器元件的抹除操作也可藉由字线的控制，而以节区或是区块为单位进行抹除。
由于本发明的非挥发性存储器元件的程序化及抹除操作利用通道F-N穿隧效应(Channel F-N Tunneling)，因此电流消耗小，可有效降低整个芯片的功率损耗。而且，在进行程序化操作时，利用电子注入效率较高的通道F-N穿隧效应，故可以降低存储单元电流，并且能够提高操作速度。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (32)
1、一种非挥发性存储器元件，包括：
一基底；
一第一导电型第一井区，设置于该基底中；
一第二导电型第二井区，设置于该第一导电型第二井区上，该第一导电型第一井区中具有一沟槽，且该沟槽的深度大于该第二导电型第二井区的深度；
一对控制栅极，设置于该沟槽的两侧壁；
二复合介电层，分别设置于该对控制栅极与该基底之间，该复合介电层包括一电荷储存层；
一源极区，设置于该对控制栅极之间的该基底中；以及
一对漏极区，分别设置于该沟槽两侧的该第二导电型第二井区中。
2、如权利要求1所述的非挥发性存储器元件，其中该漏极区与该第二导电型第二井区以一电性短路连接一起。
3、如权利要求2所述的非挥发性存储器元件，还包括一导电插塞，贯穿该漏极区与该第二导电型第二井区的结。
4、如权利要求1所述的非挥发性存储器元件，其中该源极区与该漏极区掺杂n型离子，该第二导电型第二井区包括p型井区。
5、如权利要求1所述的非挥发性存储器元件，其中该基底包括p型基底。
6、如权利要求1所述的非挥发性存储器元件，其中该第一导电型第一井区包括深n型井区。
7、如权利要求1所述的非挥发性存储器元件，其中该电荷储存层的材料包括氮化硅。
8、如权利要求1所述的非挥发性存储器元件，其中该电荷储存层的材料包括多晶硅。
9、如权利要求1所述的非挥发性存储器元件，其中该对控制栅极为一对导体间隙壁。
10、如权利要求9所述的非挥发性存储器元件，其中该对控制栅极为以自行对准方式形成的一对导体间隙壁。
11、如权利要求10所述的非挥发性存储器元件，其中该对控制栅极的顶部突出该沟槽的顶面。
12、一种非挥发性存储器元件，包括：
一基底；
一第一导电型第一井区，设置于该基底中；
多个第二导电型第二井区，设置于该第一导电型第二井区上，该第一导电型第一井区中具有平行排列的多个沟槽，且该些沟槽的深度大于该些第二导电型第二井区的深度；
多个控制栅极，分别设置于该些沟槽侧壁；
多个复合介电层，分别设置于该些控制栅极与该基底之间，该些复合介电层由一顶介电层、一电荷储存层与一底介电层所构成；
多个源极区，分别设置于该些沟槽中的相邻两该些控制栅极之间的该基底中；以及
多个漏极区，分别设置于该些沟槽两侧的该些第二导电型第二井区中。
13、如权利要求12所述的非挥发性存储器元件，其中该些漏极区与该些第二导电型第二井区以一电性短路连接一起。
14、如权利要求12所述的非挥发性存储器元件，其中该些源极区与该些漏极区掺杂n型离子，该些第二导电型第二井区包括p型井区。
15、如权利要求13所述的非挥发性存储器元件，还包括多个导电插塞，分别贯穿该些漏极区与该些第二导电型第二井区的结。
16、如权利要求12所述的非挥发性存储器元件，其中该基底包括p型基底。
17、如权利要求12所述的非挥发性存储器元件，其中该第一导电型第一井区包括深n型井区。
18、如权利要求12所述的非挥发性存储器元件，其中该电荷储存层包括氮化硅。
19、如权利要求12所述的非挥发性存储器元件，其中该电荷储存层包括多晶硅。
20、一种非挥发性存储器元件的制造方法，包括：
提供一基底；
于该基底中形成一第一导电型第一井区；
于该第一导电型第一井区上形成一第二导电型第二井区；
于该基底中形成一沟槽，该沟槽深度大于该第二导电型第二井区的深度；
于该沟槽两侧形成一复合介电层，该复合介电层包括一电荷储存层；
于该沟槽侧壁形成多个导体间隙壁，其中该复合介电层介于该些导体间隙壁与该沟槽侧壁之间；以及
于该基底中形成一源极区与一漏极区，该源极区位于两相邻该些导体间隙壁之间的该基底中，该漏极区位于该第二导电型第二井区上的该基底中。
21、如权利要求20所述的非挥发性存储器元件的制造方法，其中于该基底中形成该源极区与该漏极区的步骤后，还包括：
于该基底上形成一内层介电层，覆盖该基底、该沟槽、该些导体间隙壁；
于该内层介电层中形成至少暴露该漏极区的一开口；以及
于该开口填入导体材料以形成一导电插塞。
22、如权利要求21所述的非挥发性存储器元件的制造方法，其中于该内层介电层中形成至少暴露该漏极区的该开口的步骤中，还包括：移除部分该漏极区的该基底直到贯穿该漏极区与该第二导电型第二井区的结。
23、如权利要求20所述的非挥发性存储器元件的制造方法，其中于该沟槽侧壁形成该些导体间隙壁的步骤包括：
于该基底上形成一导体层；以及
进行一各向异性蚀刻工艺，以移除部分该导体层。
24、如权利要求23所述的非挥发性存储器元件的制造方法，其中在进行该各向异性蚀刻工艺，以移除部分该导体层的步骤中。还包括移除部分该复合介电层。
25、如权利要求20所述的非挥发性存储器元件的制造方法，其中该电荷储存层的材料包括氮化硅。
26、如权利要求20所述的非挥发性存储器元件的制造方法，其中该电荷储存层的材料包括多晶硅。
27、一种非挥发性存储器元件的操作方法，适用于一非挥发性存储器，该非挥发性存储器包括具有一沟槽的一基底、设置于该基底中的一第一导电型第一井区、设置于该第一导电型第二井区上的一第二导电型第二井区，且该第一导电型第一井区与该第二导电型第二井区的结高于该沟槽底部、设置于该沟槽侧壁，且突出该基底表面的一控制栅极、设置于该控制栅极与该基底之间的一电荷储存层、设置于该控制栅极一侧的该沟槽底部的该基底中的一源极区、设置于该控制栅极另一侧的该基底中的一漏极区，其中该漏极区与该第二导电型第二井区短路连接在一起；该方法包括：
进行程序化操作时，于该控制栅极施加一第一电压，于该漏极区施加一第二电压，于该源极区施加一第三电压，以利用通道F-N穿隧效应程序化该存储单元。
28、如权利要求27所述的非挥发性存储器元件的操作方法，其中该第一电压为-10伏特左右、该第二电压为6伏特左右、第三电压为6伏特左右。
29、如权利要求27所述的非挥发性存储器元件的操作方法，其中还包括：
进行读取操作时，于该控制栅极施加一第四电压，于该源极区施加一第五电压，于该漏极区施加一第六电压，以读取该存储单元。
30、如权利要求29所述的非挥发性存储器元件的操作方法，其中该第四电压为3.3伏特左右、该第五电压为1.65伏特左右、该第六电压为0伏特左右。
31、如权利要求27所述的非挥发性存储器元件的操作方法，其中还包括：
在进行抹除操作时，于该控制栅极上施加一第七电压，该漏极区为浮置，于该源极区施加一第八电压，于该基底施加一第九电压，以利用通道F-N穿隧效应抹除该存储单元。
32、如权利要求31所述的非挥发性存储器元件的操作方法，其中该第七电压为10伏特左右、该第八电压为-6伏特左右、第九电压为-6伏特左右。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200510065578 CN1855503A (zh) | 2005-04-18 | 2005-04-18 | 非挥发性存储器元件及其制造方法与操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200510065578 CN1855503A (zh) | 2005-04-18 | 2005-04-18 | 非挥发性存储器元件及其制造方法与操作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1855503A true CN1855503A (zh) | 2006-11-01 |
Family
ID=37195504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200510065578 Pending CN1855503A (zh) | 2005-04-18 | 2005-04-18 | 非挥发性存储器元件及其制造方法与操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1855503A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103077948A (zh) * | 2011-10-25 | 2013-05-01 | 旺宏电子股份有限公司 | 记忆体结构及其制造方法 |
-
2005
- 2005-04-18 CN CN 200510065578 patent/CN1855503A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103077948A (zh) * | 2011-10-25 | 2013-05-01 | 旺宏电子股份有限公司 | 记忆体结构及其制造方法 |
| CN103077948B (zh) * | 2011-10-25 | 2015-09-30 | 旺宏电子股份有限公司 | 记忆体结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1155095C (zh) | 非易失性半导体存储装置及其制造方法 | |
| US6580641B2 (en) | Method of forming and operating trench split gate non-volatile flash memory cell structure | |
| KR101024336B1 (ko) | 비휘발성 메모리 셀 및 그의 제조방법 | |
| CN1839479A (zh) | 半导体装置和半导体装置的制造方法 | |
| CN1505156A (zh) | 非易失性半导体存储器件及其制造方法 | |
| JP2007173821A (ja) | プログラミング速度を改善したｅｅｐｒｏｍ、その製造方法及びその駆動方法 | |
| US20020197798A1 (en) | Self-aligned floating gate flash cell system and method | |
| US20020000602A1 (en) | V-shaped flash memory structure | |
| CN101075620A (zh) | 非易失存储器集成电路器件及其制造方法 | |
| US7005699B2 (en) | NAND flash memory cell row | |
| CN100350616C (zh) | 位线结构及其制造方法 | |
| CN1095200C (zh) | 非易失存储器的制造方法 | |
| CN1220266C (zh) | 非易失性半导体存储器及其制造工艺 | |
| CN1404152A (zh) | 非易失性半导体存储器件及其制造方法和操作方法 | |
| CN1707796A (zh) | 非易失半导体存储器件及其制造方法 | |
| CN1941378A (zh) | 非挥发性存储器及其制造方法与操作方法 | |
| CN1601650A (zh) | 非易失性半导体存储器件及其制造方法 | |
| JP2002141425A (ja) | フラッシュ・メモリセル性能を改良するための側壁プロセス | |
| CN1855508A (zh) | 非挥发性存储器及其制造方法以及其操作方法 | |
| CN1855503A (zh) | 非挥发性存储器元件及其制造方法与操作方法 | |
| JP2007081301A (ja) | 半導体装置の製造方法および半導体装置 | |
| CN1855497A (zh) | 非挥发性存储器及其制造方法与操作方法 | |
| CN1855505A (zh) | 非挥发性存储器及其制造方法 | |
| CN1917209A (zh) | 可编程且可抹除数字开关元件及其制造方法与操作方法 | |
| CN1917177A (zh) | 分离栅极快闪存储器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| C20 | Patent right or utility model deemed to be abandoned or is abandoned |