CN1849519A - 测试装置以及写入控制电路 - Google Patents

Abstract

本发明提供一种写入控制电路，为一种将从多个主计算机所接收的多个命令数据写入多个寄存器部的写入控制电路。该写入控制电路包括多个要求信号保存部、主选择部与写入部。要求信号保存部与上述这些主计算机对应设置，并保存来自对应的主计算机的写入要求信号。主选择部依次选择多个要求信号保存部，且接收并输出所选择的要求信号保存部保存的保存数据。写入部接收主选择部输出的保存数据、应写入寄存器部的命令数据、及用于寄存器部指定数据，其中寄存器部指定数据是用来指定一个用来指定写入命令数据的寄存器部。当写入部所接收的保存数据为写入要求信号时，向由寄存器部指定数据所指定的寄存器部写入命令数据。

Description

测试装置以及写入控制电路

技术领域

本发明涉及一种对电子元件进行测试的测试装置以及测试装置等中所使用的写入控制电路。对认可参照文献的成员国，可将下述申请中所记述的内容利用参照加入本申请中，作为本申请的记述的一部分。

日本专利申请号：特愿2003-322093申请日2003年9月12日

背景技术

在公知技术中，对半导体电路等电子元件进行测试的测试装置，通过在电子元件上施加一定的测试样本(test pattern)而进行测试。测试装置包括向电子元件施加预先所确定的测试样本和测试速率等的测试模块、用于控制测试模块向电子元件施加测试样本等的时序之时序控制模块。

依据应测试的电子元件的管脚数设置有多个测试模块，而且多个时序控制模块是用于产生测试开始时序的模块与用于产生测试样本施加时序的模块等之类的模块。在公知技术中，依据其机能而分别构成多个种类的时序控制模块。

因为还未找到与本发明相关的专利文献等，所以省略其说明。

如前所述，在公知技术中，因为是将时序控制模块依据其机能而构成，所以需要制造多个种类的时序控制模块，导致制造成本上升。而且，各个时序控制模块的通用性低，使电子元件的测试效率降低。为了解决这种问题，考虑在各个模块设置能够实现全部机能的构成，并可转换成各模块的机能。由此，可只由同种的模块进行电子元件的测试。

但是，测试电子元件所必需的机能涉及多种，而且为了实现各个机能需要多个管脚，如要以一个模块实现所有的机能，会使模块的管脚数变得庞大，是不切实际的。因此，考虑利用具有同一构成的多个模块，实现所有的机能。但是，在这种情况下，又产生了必须取得各个模块间的同步的问题。

而且，作为其它的课题，在由不同的制造设备所制造的测试模块间，有时从信号的输入到输出的时间等的特性不同，所以难以同时使用这些测试模块。而且，有时时序控制模块要从多个测试模块分别获取故障数据等，并将对多个故障数据进行逻辑运算及汇总的多个数据来对多个测试模块进行分配。即使在这种情况下，各个汇总处理与各个分配处理也需要同步进行。在如上所述，测试装置利用多个信号供给部30与多个测试模块14进行电子元件的测试的情况下，需要由它们之间信号的授受而取得同步。

而且，为了从多个主计算机分别进行各个汇总处理与分配处理，需要多个寄存器(register)，导致电路规模和成本的增大。所以，需要降低寄存器数目。而且，为了进行汇总处理与分配处理，需要多根信号线，但如在半导体基板上形成多根信号线，则需要对电路配置进行研讨。

发明内容

为了解决上述课题，在本发明的第一实施例中提供了一种写入控制电路，为一种将从多个主计算机所接收的多个命令数据写入多个寄存器部的写入控制电路；包括与多个主计算机对应设置，并保存来自对应的主计算机的写入要求信号的多个要求信号保存部、依次选择多个要求信号保存部，且接收并输出所选择的要求信号保存部保存的保存数据的主选择部、接收主选择部输出的保存数据，应写入寄存器部的命令数据，及用于指定应写入命令数据的寄存器部的寄存器部指定数据，当所接收的保存数据为写入要求信号时，向由寄存器部指定数据所指定的寄存器部写入命令数据的写入部。

主选择部可从各个主计算机，接收应与写入要求信号对应写入的命令数据、及用于指定应写入命令数据的寄存器部的寄存器部指定数据，并将从选择的要求信号保存部所对应的主计算机接收的命令数据及寄存器部指定数据，供给到写入部。

写入控制电路还可具有在主选择部接收的保存数据为写入要求信号的情况下，将主选择部选择的要求信号保存部所保存的写入要求信号进行重置的重置部。而且，还可具有依次生成用于表示多个要求信号保存部的多个主指定信号，并供给到主选择部的计数器部，且主选择部依次选择由依次接收的主指定信号所指定的要求信号保存部。

重置部可接收多个要求信号保存部所保存的多个保存数据、及计数器部所生成的主指定信号，且当依据主指定信号的要求信号保存部所保存的保存数据为写入要求信号时，将主指定信号所指定的要求信号保存部保存的写入要求信号进行重置。

计数器部可依次生成从零到多个要求信号保存部的数目的2倍的数的二进制数，并将从生成的二进制数除去最下位的位的数据，作为主指定信号供给到主选择部及重置部。写入控制电路还具有在计数器部所生成的二进制数的最下位的位表示的H逻辑的情况下，将主选择部所输出的保存数据供给到写入部的逻辑乘法电路。重置部在主选择部所接收的保存数据为写入要求信号，且主指定信号的最下位的位表示H逻辑的情况下，将主指定信号所指定的要求信号保存部保存的写入要求信号进行重置。

在本发明的第2形态中，提供了一种测试装置，为用于测试电子元件的测试装置，包括：

生成基准时钟的基准时钟生成部、于电子元件的测试所使用的测试样本，依据所接收的时钟供给到电子元件的多个测试模块、根据基准时钟分别生成相位不同的时序信号，并将生成的时序信号分配到一个或多个测试模块的多个分配电路、与分配电路对应设置，并保存用于表示对应的分配电路应分配时序信号的一个或多个测试模块的命令数据的寄存器部、将分别从多个主计算机所接收的各个命令数据，写入某一个寄存器部的写入控制电路；

写入控制电路具有与多个主计算机对应设置，并保存来自对应的主计算机的写入要求信号的多个要求信号保存部、依次选择多个要求信号保存部，且接收并输出所选择的要求信号保存部保存的保存数据的主选择部、接收主选择部输出的保存数据，应写入寄存器部的命令数据，及用于指定应写入命令数据的寄存器部的寄存器部指定数据，当所接收的保存数据为写入要求信号时，向由寄存器部指定数据所指定的寄存器部写入命令数据的写入部。

主选择部可从各个主计算机，接收应与写入要求信号对应写入的命令数据，并将从选择的要求信号保存部所对应的主计算机接收的命令数据，供给到写入部。

写入控制电路例如还具有在主选择部接收的保存数据为写入要求信号的情况下，将主选择部选择的要求信号保存部所保存的写入要求信号进行重置的重置部。

另外，上述发明的概要并未列举本发明的所有必要特征，这些特征群的子集也可成为发明。

如利用本发明，无需使多个主计算机的每一个都具有寄存器部，所以能够降低测试装置中的寄存器数目。而且，可效率良好地向寄存器写入数据。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为关于本发明的实施形态之测试装置100的构成的一个例子。

图2所示为开关矩阵20之构成的一个例子。

图3所示为信号供给部30及时钟控制电路70之构成的一个例子。

图4所示为循环电路110之构成的一个例子。

图5所示为基准时钟分配电路80之构成的一个例子。

图6所示为在从图3至图5中所说明的，多个信号供给部30输出时序信号的时序之调整方法的一个例子的流程图。

图7A所示为不对基准时钟用可变延迟电路36的延迟量进行调整的情况的一个例子，图7B所示为对基准时钟用可变延迟电路36的延迟量进行调整的情况的一个例子。

图8所示为相位调整电路50之构成的一个例子。

图9所示为发生电路48及时序信号分配电路56之构成的一个例子。

图10所示为汇总电路46及时序信号分配电路56之构成的一个例子。

图11A～图11C分别表示多个汇总部160及多个分配部140的，在半导体基板上的配置的一个例子。

图12所示为多个触发器部186及多个选择部188之构成的一个例子。

图13所示为在控制部12上所设置的，用于控制多个寄存器部146之写入控制电路的构成的一个例子。

主要元件标记说明

10：基准时钟生成部

12：控制部

14：测试模块

16：元件接触部

18：分配器

20：开关矩阵

22：测试板

30：信号供给部

32：计数器部

34：返回用可变延迟电路

36：基准时钟用可变延迟电路

38：触发器

40：返回电路

42：多个触发器

44：返回信号选择部

46：汇总电路

48：发生电路

50：相位调整电路

52：多个触发器

54：时序选择部

56：时序信号分配电路

60：时序供给部

62：多个触发器

64：时序信号选择部

66：同步电路

70：时钟控制电路

72：触发器

74：选择部

76：计数器

78：逻辑电路

80：基准时钟分配电路

82：分配器

84：逻辑乘法电路

86：逻辑加法电路

88：分配器

90：输出部

100：测试装置

110：循环电路

112、114：基准时钟选择部

116：逻辑加法电路

117：逻辑乘法电路

118：分配器

119：触发器

120：总线

122：触发器

124：分配电路

126：触发器

130：运算电路

132：触发器

134：逻辑加法电路

136：触发器

140：分配部

142：触发器

144：分配器

146：寄存器部

148：逻辑乘法电路

150：逻辑加法电路

152：触发器

160：汇总部

162：寄存器部

164：逻辑乘法电路

166：逻辑加法电路

168：移位寄存器部

172、174、178、180、186：触发器

188：选择部

190：逻辑乘法电路

200：电子元件

202：选择器

204：写入部

206、208：触发器

210：逻辑乘法电路

212：要求信号保存部

214：主选择部

216：逻辑乘法电路

218、220：触发器

222：计数器

224：选择器

226：逻辑乘法电路

228：重置部

230：第1分配点

232：第2分配点

234：基准时钟通过路径

236：相位调整用可变延迟电路

250：逻辑加法电路

258：主从选择部

具体实施方式

下面，通过发明的实施例对本发明进行说明，但是以下的实施例并不对关于权利要求的发明进行限定，而且实施例中所说明的特征的所有组合也未必是发明的解决方法所必须的。

图1所示为关于本发明的实施例的测试装置100的构成的一个例子。测试装置100对多个电子元件(200-1～200-n，以下统称200)进行测试。测试装置100包括基准时钟生成部10、控制部12、多个测试模块(14-1～14-48，以下统称14)、元件接触部16及开关矩阵20。

元件接触部16例如为载置多个电子元件200的测试头，将多个测试模块14与多个电子元件200电连接。各个测试模块14分别与一个或多个电子元件200电连接。而且，各个电子元件200分别与一个或多个测试模块14电连接。例如，测试模块14及电子元件200分别具有预先确定的数目的输出入管脚，并分别对应管脚数使测试模块14和电子元件200被连接。

而且，测试模块14也可将接收的测试样本，供给到对应的电子元件200的模块。在本例中，各个测试模块14分别从控制部12预先接收测试样本，并从开关矩阵20分别接收的时序信号对应的时序，将测试样本供给到电子元件200。而且，测试模块14也可根据电子元件200输出的信号，判定电子元件200的好坏。在这种情况下，测试模块14既可具有用于保存电子元件200的故障数据的故障内存，也可将故障数据供给到控制部12。

而且，当故障数据从电子元件200返回多个测试模块14的某一个时，此测试模块14为了将故障数据向其它的多个测试模块14进行分配，也可将故障数据供给到开关矩阵20。在这种情况下，开关矩阵20将故障数据分配到所需的一个或多个测试模块14。

基准时钟生成部10生成预先所确定的频率的基准时钟。测试装置100的各构成要素依据基准时钟进行运作。开关矩阵20根据基准时钟，生成相位不同的多个时序信号，并供给到各个测试模块14。即，开关矩阵20通过向测试模块14供给时序信号，可对各个测试模块14运作的时序进行控制。

控制部12对开关矩阵20将任一个相位的时序信号供给到各个测试模块14进行控制。而且，控制部12预先将测试样本供给到各个测试模块14。控制部12也可为工作站等主计算机。而且，控制部12也可具有多个主计算机。在这种情况下，各个主计算机被分配以应分别进行测试的电子元件200，并控制与所分配的电子元件200连接的测试模块14、及向测试模块14供给的时序信号的相位。

图2所示为开关矩阵20的构成的一个例子。开关矩阵20具有多个测试板(22-1、22-2，以下统称22)。在测试板22上设置有基准时钟分配电路80、时钟控制电路70、多个信号供给部(30-1～30-16，以下统称30)、多个输出部90及循环电路110。对循环电路110及时钟控制电路70的构成及运作，将在后面的图3中进行说明。

基准时钟分配电路80接收基准时钟生成部10所生成的基准时钟，并向开关矩阵20的各构成要素进行分配。信号供给部30根据作为输入信号被输入的基准时钟，输出用于测试电子元件200的输出信号。例如，信号供给部30通过输出部90，向测试模块14供给用于表示在电子元件200上施加测试样本之时序的时序信号、用于表示开始电子元件200的测试之时序的时序信号、用于表示停止电子元件200的测试之时序的时序信号、用于表示取入电子元件200的故障数据之时序的时序信号等。

在本例中，各个信号供给部30根据所输入的基准时钟，将生成相位不同的多个时序信号以作为前述的输出信号而。而且，控制部12对将信号供给部30所生成的多个时序信号中的任一个时序信号供给各个测试模块14，在各个信号供给部30中进行转换。由此，各个测试模块14例如可控制向电子元件200供给测试样本的时序。而且，信号供给部30与时序信号同步，输出用于时序信号的生成的基准时钟。

而且，多个信号供给部30被预先分配以进行例如对电子元件200施加测试样本的时序的控制、开始电子元件200的测试的时序的控制、停止电子元件200的测试的时序的控制、取入电子元件200的故障数据的时序的控制等这样的机能。而且，各个信号供给部30为具有同一构成的集成电路，具有通过转换运作模式而执行前述所有机能的电路构成。运作模式由加在测试板22上的信号电平进行控制。这样，通过使各个信号供给部30的构成相同，可使信号供给部30的通用性提高。

而且，根据信号供给部30的管脚数，如使一个信号供给部30具有能够执行前述所有机能的电路构成，有时信号供给部30的输出入的管脚数会不足。在这种情况下，通过组合多个信号供给部30，可解决输出入管脚不足的问题。例如，测试装置100如图2所示，使信号供给部30-1和信号供给部30-2组合进行运作。本例的控制部12对信号供给部30的各个组合，分配上述机能的某一个并使其运作。

多个输出部90与多个测试模块14对应设置，并从多个信号供给部30中的某一个接收时序信号，且将接收的时序信号供给至对应的测试模块14。至于从哪一个信号供给部30向各个输出部90供给时序信号，由控制部12依据各个测试模块14的机能、及各个信号供给部30的机能进行控制。

测试装置100因为利用多个信号供给部30、多个测试模块14进行电子元件200的测试，所以利用它们间的信号的授受而取得同步为佳。本例中的测试装置100进行以下调整：

(1)多个信号供给部30输出时序信号的时序的调整

(2)依据测试模块14的特性的时序信号的相位的调整

(3)在使多个信号供给部30进行组合的情况下，各个信号供给部30所接收的基准时钟的相位的调整

首先，对多个信号供给部30输出时序信号的时序的调整，利用图3到图6进行说明。

图3所示为信号供给部30及时钟控制电路70的构成的一个例子。信号供给部30具有时序信号分配电路56、汇总电路46、发生电路48、多个返回电路40、多个时序供给部60、相位调整电路50、基准时钟用可变延迟电路36、触发器38、计数器部32及基准时钟通过路径234。而且，时钟控制电路70具有触发器72、选择部74、计数器76及逻辑电路78。

基准时钟通过路径234从基准时钟生成部10，通过基准时钟分配电路80接收基准时钟并向循环电路110输出。基准时钟通过路径234具有用于将接收的基准时钟分配为信号供给部30的各个时钟的多个分配点，而设于信号供给部30上的触发器等，依据基准时钟进行运作。

基准时钟用可变延迟电路36设在基准时钟通过路径234上，并使基准时钟延迟。基准时钟用可变延迟电路36相较于基准时钟通过路径234上的多个分配点，为设于上游为佳。通过基准时钟通过路径234的基准时钟，被输入循环电路110中。

循环电路110使各个信号供给部30输出的基准时钟循环，并通过基准时钟分配电路80，作为输入信号输入分别输出基准时钟的信号供给部30中。循环电路110使依次选择的各个基准时钟，沿大致相同的路径循环并输入信号供给部30为佳。测试装置100通过测定循环的周期，而检测出各个信号供给部30输出时序信号的时序的差异。各个信号供给部30通过对输出时序信号的时序进行调整，即使从多个信号供给部30向多个测试模块14供给时序信号，也可使多个测试模块14同步进行运作。

图4所示为循环电路110的构成的一个例子。循环电路110具有多个基准时钟选择部(112-1～112-4、114-1～114-2)、或逻辑加法电路116、与逻辑乘法电路117、触发器119及分配器118。循环电路110接收多个信号供给部30输出的基准时钟，并依次选择所接收的基准时钟进行循环。

在本例中，多个基准时钟选择部(112-1～112-4、114-1～114-2)及逻辑加法电路116，依次选择多个基准时钟中的基准时钟。逻辑乘法电路117将所选择的基准时钟和触发器119输出的信号的逻辑积，向分配器118输出。触发器119控制是否进行基准时钟的循环。在触发器119中，从控制部12接收用于控制是否进行基准时钟的循环的信号，并依据从分配器18所接收的基准时钟的反转信号，输出信号。分配器118使逻辑乘法电路117输出的基准时钟，沿基准时钟分配电路80进行循环。循环电路110使依次选择的各个基准时钟，分别以相同路径沿基准时钟分配电路80进行循环。由此，能够降低各个信号供给部30的周期测定误差。

图5所示为基准时钟分配电路80的构成的一个例子。基准时钟分配电路80具有分配器82、逻辑乘法电路84、逻辑加法电路86及分配器88。分配器82从基准时钟生成部10接收基准时钟，并向应依据基准时钟进行运作的构成要素分配基准时钟。逻辑乘法电路84从分配器82接收基准时钟，并输出由后述的时钟控制电路70所接收的信号与基准时钟的逻辑积。即，逻辑乘法电路84根据从时钟控制电路70所接收的信号，选择是否使基准时钟通过。

逻辑加法电路86输出从逻辑乘法电路84接收的基准时钟与由循环电路110进行循环的基准时钟的逻辑和。在测定循环周期的情况下，时钟控制电路70进行控制，以向逻辑乘法电路84输入L逻辑，并使基准时钟生成部10所供给的基准时钟不通过。在不测定循环周期的情况下，时钟控制电路70向逻辑乘法电路84输入H逻辑。分配器88将逻辑加法电路86输出的基准时钟，供给到多个信号供给部30。在测定循环周期的情况下，分配器88向进行循环周期的测定的信号供给部30供给所接收的基准时钟。

而且，使循环电路110从一个信号供给部30所接收的基准时钟连续循环为佳。即，使各个基准时钟在一定时间内循环多次为佳。计数器部32(参照图3)对在一定时间内基准时钟循环多次进行计数，并根据计数结果，测定循环电路110依次被循环的基准时钟对应的信号供给部30的周期。

例如，计数器部32从分配器82接收基准时钟，并在对基准时钟的脉冲进行一定次数的计数期间，计测循环电路110使基准时钟循环多少次。在这种情况下，向计数器部32输入利用循环电路110进行循环的基准时钟。

然后，计数器部32根据这些计数结果，在各个信号供给部30中，测定从输入信号(基准时钟)被输入开始到环路信号(基准时钟)被输入为止的周期。通过使基准时钟循环多次，可更佳精度良好地测定各个信号供给部30的周期。例如，循环电路110使各个基准时钟循环4000次左右为佳。

控制部12根据计数器部32测定的各个信号供给部30的周期，控制在各个信号供给部30中所设置的基准时钟用可变延迟电路36的延迟时间，使各个信号供给部30的周期大致相同。利用这种控制，能够减少因多个信号供给部30间的差异所造成的时序信号的输出时序的偏离。

而且，信号供给部30的发生电路48，接收相位调整电路50所输出的时序信号，并根据所接收的时序信号生成相位不同的多个时序信号。在本例中，发生电路48以与基准时钟的周期相等的相位鉴别力，生成相位不同的多个时序信号。

时序信号分配电路56为每时序供给部60选择发生电路48所生成的多个时序信号中的某一个时序信号，并供给各个时序供给部60。多个时序供给部60以每2个对应一个输出部90的形态而设置，并向对应的输出部90供给时序信号。各个时序供给部60，具有从在基准时钟通过路径中设置于最下游的第2分配点232被分配以基准时钟，并与所分配的基准时钟同步，将时序信号分配电路56所选择的时序信号向测试模块输出的同步电路66。

循环电路110接收通过第2分配点232的基准时钟，并使所取得的基准时钟进行循环。控制部12通过控制基准时钟用的可变延迟电路36的延迟量，可使向多个信号供给部30的同步电路66分配基准时钟的时序大致相同。所以，多个信号供给部30可以大致相同的时序输出时序信号。

而且，基准时钟通过路径234在多个分配点中的最下游具有第2分配点232为佳。而且，各个信号供给部30在形成有信号供给部30的半导体基板上，从第2分配点232附近将基准时钟向循环电路110输出为佳。通过缩短从第2分配点232到向循环电路110输出的路径，并测定基准时钟的循环周期，能够减少循环电路110接收的基准时钟和信号供给部30输出的时序信号的相位的偏离。因此，能够更加减少各个信号供给部30输出时序信号的时序的偏离。

而且，也可使测试装置100从多个测试模块14，向其中一个电子元件200供给测试样本；控制部12对各个基准时钟用可变延迟电路36的延迟量分别进行控制，以使向多个测试模块14供给时序信号的信号供给部30的周期大致相同，其中测试模块14向其中一个电子元件200供给测试样本。

图6所示为图3至图5中所说明的，多个信号供给部30输出时序信号的时序的调整方法的一个例子的流程图。首先，在步骤S1000中，循环电路110选择多个信号供给部30所输出的多个基准时钟的其中一个。接着，在步骤S1002中，使循环电路110选择的基准时钟进行循环，并向输出基准时钟的信号供给部30进行输入。

然后，在S1004中，计数器部32判定是否经过一定时间，如没有经过一定时间，则继续基准时钟的循环。如经过了一定时间，则在S1006中，根据基准时钟的循环电路，计算信号供给部30的周期。接着，在S1008中，判定是否选择了多个信号供给部30所输出的所有基准时钟，如未选择所有的基准时钟，则选择下面的基准时钟(S1000)，并反复S1002～S1006的处理。

如选择了所有的基准时钟，并计算了所有的信号供给部30的周期，则在S1010中，分别调整各个信号供给部30的基准时钟用的可变延迟电路36的延迟量，并使各个信号供给部30输出时序信号的时序大致相同，然后结束调整。

下面，对依据测试模块14的特性的时序信号的相位调整，利用图3、图7A与图7B进行说明。如上所述，信号供给部30的多个时序供给部60，与多个测试模块14对应设置。但是，在各个测试模块14中，从接收时序信号开始，到输出测试图案为止的时间未必相同。例如，因各个测试模块14的特性，在时间上会产生差异。因此，即使对多个测试模块14同时输入时序信号，有时也不能对电子元件200同时输入测试样本等。本例的测试装置100为了补偿此差异，而对各个信号供给部30所输出的时序信号的相位进行调整。

如图3所示，各个时序供给部60具有被串联的多个触发器62、时序信号选择部64及同步电路66。而且，各个时序供给部60与多个测试模块14对应设置，并从时序信号分配电路56接收时序信号，且向对应的测试模块14供给时序信号。

发生电路48生成在一定时间中只具有下降沿(falling edge)或上升沿(rising edge)的时序信号，并供给到时序分配电路56。此一定时间与基准时钟的周期相比足够大为佳。多个触发器62从时序信号分配电路56接收时序信号，并依据从基准时钟通过路径234所分配的基准时钟，将时序信号向下一级的触发器依次交付。亦即，多个触发器62的各个触发器依据基准时钟，将时序信号的值依次交付给下一级的触发器。

时序信号选择部64通过接收多个触发器62的各个触发器输出的时序信号，并选择所接收的多个时序信号中的某一个供给测试模块，可对供给测试模块的时序信号的相位进行调整。

控制部12对多个时序供给部60分别向各个测试模块14供给的时序信号的相位进行控制。在本例中，控制部12对时序信号选择部64选择多个时序信号中的任一个进行控制，以使各个测试模块14依据时序信号输出测试样本的时序大致相同。测试装置100具有用于检测测试模块14输出测试样本的时序的装置为佳。

在本例中，利用多个返回电路40，对测试模块14输出测试样本的时序进行检测。多个返回电路40与多个时序供给部60同样地，与多个测试模块14对应设置，而测试模块14将在输出测试样本的时序发生值的变化的信号，输入对应的返回电路40。返回电路40具有串联的多个触发器42。多个触发器42的各个触发器，将由测试模块14所输入的信号，依据基准时钟依次交付下一级的触发器。

控制部12读出多个触发器42保存的值，并根据在不同级的触发器而使值发生变化，对测试模块14输出测试样本的时序进行检测。而且，对控制部12，也可根据各个测试模块14的规格，预先给予应供给各个测试模块14的时序信号的相位。

图7A～图7B表示时序信号与基准时钟的关系。图7A所示为不对基准时钟用可变延迟电路36的延迟量进行调整的情况的一个例子，图7B所示为对基准时钟用可变延迟电路36的延迟量进行调整的情况的一个例子。

在不对基准时钟用可变延迟电路36的延迟量进行调整的情况下，当多个触发器62的任一个触发器依据基准时钟取入时序信号的值时，如图7A所示，有时会在时序信号的值发生变化的时序取入时序信号的值。在这种情况下，此触发器不能稳定地取入时序信号的值。

因此，本例中的控制部12如上述那样对基准时钟用可变延迟电路36的延迟量进行调整，并如图7B所示，使触发器取入时序信号的值的时序，和时序信号的值发生变化的时序错开。

而且，各个返回电路40从对应的多个测试模块14，接收用于表示在电子元件200输出的输出样本中产生故障的时序的故障时序信号等这样的、来自测试模块14的信号，并将故障时序信号通过汇总电路46及时序信号分配电路56供给到时序供给部60。此时，根据各个测试模块14的特性，有时在各个返回电路40的故障时序信号的相位上会产生偏离。即，各个测试模块14从生成故障时序信号开始到向各个返回电路40供给的时间，有时因测试模块14而有所不同。

测试装置100在利用例如任一个测试模块14检测故障的情况下，有时要如停止多个测试模块14中的测试样本的施加一般，根据从测试模块14供给到信号供给部30的信号，控制多个测试模块14的运作。当进行这种运作时，如各个测试模块14从生成例如故障时序信号开始到供给各个返回电路40为止的时间，因测试模块14而有所不同，则不能同步地控制多个测试模块14。控制部12对多个返回电路40进行控制并补偿前述偏离，以使各个返回电路40输出故障时序信号的时序变得大致相同。

在本例中，各个返回电路40具有被串联的多个触发器42、返回用可变延迟电路34及返回信号选择部44。多个触发器42中的各个触发器，接收故障时序信号，并依据从基准时钟通过路径234所分配的基准时钟，将故障时序信号依次交付给下一级的触发器。

返回信号选择部44接收多个触发器42的各个触发器输出的故障时序信号，并选择所接收的多个故障时序信号中的任一个。然后，通过将所选择的故障时序信号，通过汇总电路46及时序信号分配电路56供给到时序供给部60，而对向时序供给部60供给故障时序信号的时序进行调整。

控制部12对多个返回电路40分别向各个时序供给部60供给的故障时序信号的相位进行控制。在本例中，控制部12对返回信号选择部44选择多个故障时序信号中的任一个进行控制。在本例中，控制部12读出多个触发器42所保存的值，并检测在哪一级的触发器使值产生变化。然后，依据所检测的触发器的级数、各个返回电路40的差异，控制返回信号选择部44选择哪一个故障时序信号。

而且，返回用可变延迟电路34设置于测试模块14和多个触发器42之间，使故障时序信号延迟并供给到多个触发器42。控制部12使返回用可变延迟电路34的延迟量依次变化，并对故障时序信号的值产生变化的时序，与多个触发器42的任一个触发器取入故障时序信号值的时序变得大致相同的返回用可变延迟电路34的延迟量进行检测，且将返回用可变延迟电路34的延迟量，设定为从检测的延迟量偏离基准时钟的半周期的延迟量。

而且，当对多个触发器(42、52、62)的各个触发器保存的值进行检测时，停止从基准时钟分配电路80所供给的基准时钟，并停止多个触发器(42、52、62)的运作为佳。在本例中，时钟控制电路70向基准时钟分配电路80供给用于停止基准时钟的信号。

时钟控制电路70具有触发器72、选择部74、计数器76及逻辑电路78。触发器72接收多个信号供给部30输出的时序信号，并供给选择部74。选择部74在从触发器72所接收的多个时序信号中，选择进行时序或相位的调整的信号供给部30所输出的时序信号，并供给到计数器76。计数器76在所接收的时序信号的值进行变化的情况下，开始基准时钟的计数，并在形成一定的数目时，向逻辑电路78输出表示停止基准时钟的意思的信号。逻辑电路78将从计数器76所接收的信号供给到基准时钟分配电路80的逻辑乘法电路84，并停止向信号供给部30所供给的基准时钟。

控制部12在计数器76设定一定的数值，并控制停止基准时钟的时序。例如，控制部12控制计数器76，以使多个触发器42中的设于大致中央的触发器，对故障时序信号的值的变化进行检测。

而且，多个返回电路40通过汇总电路46、时序信号分配电路56及时序供给部60，向各个测试模块14供给故障时序信号。汇总电路46接收多个返回电路40输出的故障时序信号，并根据多个故障时序信号进行多个种类的逻辑运算，且将各个运算结果分别供给时序信号分配电路56。时序信号分配电路56将所接收的运算结果分别供给任意的一个或多个时序供给部60。对汇总电路46及时序信号分配电路56的构成，将在后面的图8及图9中进行说明。

接着，对在使多个信号供给部30组合的情况下的各个信号供给部30所接收的基准时钟的相位的调整，利用图3及图8进行说明。在使多个信号供给部30组合的情况下，所组合的信号供给部30的任一个作为依据所接收的时序信号，生成用于控制测试模块14向电子元件200供给测试样本的时序的第1时序信号，并供给到测试模块14所预先确定的一个或多个管脚的主信号供给部而发挥作用。而且，其它的信号供给部30，作为从主信号供给部接收时序信号，并依据所接收的基准时钟的相位，生成用于控制测试模块14向电子元件200供给测试样本的时序的第2时序信号，且供给到测试模块14的管脚中的并与主信号供给部不同的一个或多个管脚的从信号供给部而发挥作用。在本例中，是对信号供给部30-1作为主信号供给部发挥作用，信号供给部30-2作为从信号供给部发挥作用的情况进行说明。

在各个信号供给部30中，当此信号供给部30作为从信号供给部30发挥作用时，具有用于使从主信号供给部30所接收的时序信号延迟的相位调整电路50。相位调整电路50通过主信号供给部30被供给以控制部12所生成的时序信号，并从基准时钟通过路径234被分配以基准时钟。

而且，相位调整电路50在信号供给部30作为主信号供给部发挥作用的情况下，将从控制部12所接收的时序信号，供给到从信号供给部的相位调整电路50。各个信号供给部30在作为主信号供给部发挥作用的情况下，具有用于向从信号供给部供给时序信号的触发器38。触发器38将所接收的时序信号供给到从信号供给部。

而且，在信号供给部30作为从信号供给部发挥作用的情况下，相位调整电路50从主信号供给部的触发器38接收时序信号。相位调整电路50调整所接收的时序信号的相位，并供给到发生电路48。发生电路48、时序信号分配电路56及时序供给部60根据所接收的时序信号的相位，生成时序信号并供给到测试模块14。这里，从信号供给部的相位调整电路50通过延迟从主信号供给部所接收的时序信号，而使主信号供给部输出第1时序信号的时序和从信号供给部输出第2时序信号的时序大致相同。

图8所示为相位调整电路50的构成的一个例子。相位调整电路50具有相位调整用可变延迟电路236、被串联的多个触发器52、主从选择部258及时序选择部54。相位调整用可变延迟电路236在此信号供给部30作为从信号供给部发挥作用的情况下，从主信号供给部接收时序信号，并使此时序信号延迟一定的延迟量而供给到主从选择部258。主从选择部258选择向多个触发器52供给使相位调整用可变延迟电路236延迟的时序信号，或从控制部12所接收的时序信号的任一个。

控制部12根据信号供给部30作为主信号供给部或从信号供给部的任一个发挥作用，而控制主从选择部258选择哪一个时序信号。亦即，在信号供给部30作为主信号供给部发挥作用的情况下，主从选择部258选择从控制部12所接收的时序信号，在作为从信号供给部发挥作用的情况下，主从选择部258选择使相位调整用可变延迟电路236延迟的时序信号。

多个触发器52接收主从选择部258所选择的时序信号，并依据基准时钟生成部10生成并从基准时钟通过路径234被分配的基准时钟，将所接收的时序信号依次交付。时序选择部54接收多个触发器52的各个触发器输出的时序信号，并从所接收的多个前述时序信号中选择任一个，通过发生电路48、时序信号分配电路56及时序供给部60，作为第2时序信号输出。

控制部12对时序选择部54选择任一个时序信号进行控制，并使主信号供给部输出第1时序信号的时序和从信号供给部输出第2时序信号的时序大致相同。例如，控制部12进行控制使主信号供给部的时序选择部54选择预先所确定的触发器输出的时序信号，并使从信号供给部的时序选择部54选择某一个时序信号，且使主信号供给部输出第1时序信号的时序，和从信号供给部输出第2时序信号的时序大致相同。在这种情况下，控制部12使主信号供给部的时序选择部54，选择在被串联的多个触发器52中的、设于大致中央的触发器输出的时序信号为佳。

利用这种构成，能够对在多个信号供给部30被组合的情况下的，各个信号供给部30所接收的时序信号的相位差异进行调整。

下面，对主信号供给部和从信号供给部的时序信号的相位调整方法进行说明。

(1)首先，时钟控制电路70为了在主信号供给部及从信号供给部中，能够在多个触发器52中保持从控制部12所接收的时序信号，而在一定的时序停止基准时钟分配电路80向主信号供给部及从信号供给部供给的基准时钟。

(2)此时，控制部12向主信号供给部供给时序信号，并得到由主信号供给部的多个触发器52的任一个对时序信号值的变化进行检测，及由从信号供给部的多个触发器52的任一个，对通过相位调整用可变延迟电路236所接收的时序信号值的变化点进行检测。控制部12具有用于检测多个触发器52的各个触发器保存的时序信号的值的装置为佳。

(3)然后，使从信号供给部的相位调整用可变延迟电路236的延迟量依次变化，并检测时序信号的值发生变化的时序，和多个触发器52的任一个触发器取入时序信号的值的时序变得大致相同的延迟量。即，在每次使相位调整用可变延迟电路236的延迟量进行变化时，重复上述(2)的运作，并检测多个触发器52保持的值进行移位的延迟量。然后，控制部12将从信号供给部的相位调整用可变延迟电路236的延迟量，设定为从所检测的延迟量偏离基准时钟的半周期的延迟量。利用这种控制，可进行基准时钟的1周期以下的时序调整。

(4)接着，在设定相位调整用可变延迟电路236的延迟量以后，如(2)中所说明的，得到由主信号供给部的多个触发器52的任一个对时序信号值的变化进行检测，及由从信号供给部的多个触发器52的任一个，对通过相位调整用可变延迟电路236所接收的时序信号值的变化点进行检测。然后，当在主信号供给部和从信号供给部，由多个触发器52的某一个对时序信号的值的变化进行检测中产生差异时，通过对各个时序选择部54选择的触发器进行调整，可吸收此差异。利用这种控制，可进行基准时钟周期的整数倍的时序调整。

如上面在图3～图8中所说明的，如利用本例的测试装置100，可进行多个信号供给部30输出时序信号的时序的调整、依据测试模块14的特性的时序信号相位的调整、在使多个信号供给部30组合的情况下的各个信号供给部30所接收的基准时钟相位的调整，并可使多个测试模块14同步进行运作，精度良好地进行电子元件200的测试。

图9所示为发生电路48及时序信号分配电路56的构成的一个例子。发生电路48具有多个总线(120-1～120-8，以下统称120)及运算电路130。

多个总线120与控制部12的多个主计算机对应设置，并分别由对应的主计算机被控制。总线120具有触发器122、分配电路124及多个触发器(126-1～126-64，以下统称126)。

分配电路124具有64个输出板，并将通过触发器122从控制部12所接收的速率信号，依据从相位调整电路50所接收的基准时钟，从64个输出板中的一个或多个输出板输出。而且，在分配电路124中，通过触发器122从控制部12，接收用于控制从哪一个输出板输出速率信号的控制信号。速率信号为例如表示H逻辑的信号，通过使分配电路124输出速率信号的输出板，依据基准时钟依次变化，可生成相位不同的多个时序信号并输出。例如，通过依据基准时钟，将分配电路124输出速率信号的输出板，从1到64依次进行转换，可生成相位鉴别力与基准时钟的周期相等的、相位不同的64种时序信号。而且，通过以所需的周期选择各个输出板，可生成任意周期的时序信号。例如，通过在多个总线120的每一个，使选择输出板的周期变化，可在多个总线120的每一个，生成周期不同的多个时序信号。选择输出板的周期，可通过变更从控制部12所接收的控制信号的周期，而轻松地进行变更。

运算电路130具有多个触发器(132-1～132-64，以下统称132)、多个逻辑加法电路(134-1～134-64，以下统称134)及多个触发器(136-1～136-64，以下统称136)。

多个触发器132、多个逻辑加法电路134及多个触发器136与分配电路124的输出板对应设置，并接收对应的输出板所输出的时序信号。逻辑加法电路134接收多个总线120的各个分配电路124所分别对应的输出板所输出的时序信号，并输出所接收的各个时序信号的逻辑和。控制部12对各个分配电路124进行互斥控制，以避免多个分配电路124同时从同一输出板输出时序信号。例如，多个主计算机被预先分配对分配电路124的1～64的输出板中的任一个输出板进行控制。而且，各个主计算机在对应的总线120的分配电路124中，从所分配的输出板中依次选择输出时序信号的输出板。而且，多个触发器136使各个时序信号同步，并供给到时序信号分配电路56。

时序信号分配电路56具有多个分配部(140-1～140-64，以下统称140)、多个逻辑加法电路(150-1～150-96，以下统称150)及多个触发器(152-1～152-96，以下统称152)。

多个分配部140与分配电路124的多个输出板对应设置，并接收对应的输出板所输出的时序信号。各个分配部140具有触发器142、分配器144、寄存器部146及多个逻辑乘法电路(148-1～148-96，以下统称148)。

分配器144通过触发器142接收时序信号，并向多个逻辑乘法电路148分别分配时序信号。多个逻辑乘法电路148与多个时序供给部60对应设置，并输出所接收的时序信号和从寄存器部146所接收的信号的逻辑积。

在寄存器部146中，保存有用于表示将此时序信号供给任一个时序供给部60的命令数据。在本例中，寄存器部146保存有各个位分别与多个时序供给部60的某一个对应的多个位的命令数据。寄存器部146从控制部12接收此命令数据。控制部12在寄存器部146中保存命令数据，其中此命令数据将应供给此时序信号的时序供给部60所对应的位作为H逻辑。

而且，多个逻辑加法电路150与多个逻辑乘法电路148对应设置，并在多个分配部140中，输出分别对应的逻辑乘法电路148所输出的时序信号的逻辑和。控制部12在各个寄存器部146中保存命令数据，以在各个分配部140中，使与同一时序供给部60对应的逻辑乘法电路148不同时输出时序信号。即，在各个寄存器部146保存的命令数据中，为了不使同一位同时表示H逻辑，而向各个内存部146供给命令数据。

多个触发器152与多个逻辑加法电路150对应设置，并使多个逻辑加法电路150输出的时序信号同步，且供给到对应的时序供给部60。

如上所述，如利用本例中的发生电路48，能够以与基准时钟的周期相等的鉴别力，生成相位及频率可任意设定的多个时序信号。而且，如利用时序信号分配电路56，可任意选择发生电路48所生成的多个时序信号中的某一个，并分别供给到各个时序供给部60。

图10所示为汇总电路46及时序信号分配电路56的构成的一个例子。在本例中，时序信号分配电路56与图9所说明的时序信号分配电路56具有相同的构成。

汇总电路46具有多个汇总部(160-1～160-64，以下统称160)。多个汇总部160与多个分配部140对应设置。各个汇总部160具有寄存器部162、多个逻辑乘法电路(164-1～164-96，以下统称164)、逻辑加法电路166及移位寄存器部168，并接收多个返回电路40输出的故障时序信号，且输出多个故障时序信号中的2个以上的故障时序信号的逻辑和。而且，多个分配部140与多个汇总部160对应设置，并将对应的汇总部160的运算结果分配到多个测试模块14。

多个逻辑乘法电路164与多个返回电路40对应设置，并接收对应的返回电路40输出的故障时序信号等。然后，输出所接收的故障时序信号和从寄存器部162所接收的信号的逻辑积。然后，逻辑加法电路166输出多个逻辑乘法电路164所输出的故障时序信号的逻辑和。

在寄存器部162中，保存有用于表示使逻辑加法电路166输出多个故障时序信号中的任一个故障时序信号的逻辑和的命令数据。在本例中，寄存器部162保存有各个位分别与多个返回电路40的任一个对应的多个位的命令数据。寄存器部162从控制部12接收此命令数据。控制部12在寄存器部162中保存命令数据，其中此命令数据将与应供给逻辑加法电路166的故障时序对应的位作为H逻辑。

在本例中，控制部12将与各个分配部140的寄存器部146中保存的命令数据相同的命令数据，在各个分配部140所对应的汇总部160的寄存器部162中进行保存。即，控制部12在由寄存器部146保存的命令数据被组化的多个测试模块14的某一个生成故障时序信号的情况下，将根据该故障时序信号的时序信号供给到此多个测试模块14的全部。

而且，对应的分配部140和汇总部160也可具有共同的寄存器部。例如，汇总部160也可从对应的分配部140的寄存器部146接收命令数据。由此，能够降低测试装置100的寄存器元件的数目。

图11A～图11C分别表示多个汇总部160及多个分配部140在半导体基板(图中未表示)上的配置的一个例子。

如图11A所示，汇总部160及对应的分配部140的多个组合，在半导体基板上并列设置。而且，汇总电路46还具有与多个汇总部160对应设置的多个触发器(172-1～172-64，以下统称为172)。多个触发器172使从返回电路40所接收的多个故障时序信号，同步供给多个汇总电路46。

而且，时序信号分配电路56还具有与多个分配部140对应设置的多个触发器(174-1～174-64，以下统称174)。多个触发器174使从对应的分配部140所接收的多个故障时序信号，同步供给逻辑加法电路150。利用这种构成，可使各个汇总部160及分配部140的处理同步，进行流水线处理。

而且，如图11B所示，汇总电路46也可具有与多个汇总部160对应设置的多个触发器(180-1～180-64，以下统称180)。多个触发器180形成串联，并向分别对应的汇总电路46依次供给故障时序信号。即，分别向各个汇总电路46以不同的时序供给故障时序信号。

而且，如图11B所示，也可取代逻辑加法电路150，而配备多个逻辑加法电路(250-2～250-64，以下统称250)。多个逻辑加法电路250与多个分配部(140-2～140-64)对应设置。各个逻辑加法电路250形成串联，且逻辑加法电路250-2输出分配部140-1及分配部140-2输出的故障时序信号的逻辑和。而且，其它的逻辑加法电路250输出前一级的逻辑加法电路250输出的逻辑和与对应的分配部140输出的故障时序信号的逻辑和。利用这种构成，能够降低多个汇总电路46及多个时序信号分配电路56的运作延迟。

而且，汇总部160及对应的分配部140，在半导体基板上的第1方向上被串联连接。而且，虽然在图10中，寄存器部162及寄存器部146分别设置于汇总部160及分配部140上，但在本例中，共同的寄存器146被设置于外部。

多个寄存器部146与多个汇总部160及多个分配部140对应设置，并将用于控制在汇总部160利用多个故障时序信号中的任一个故障时序信号进行逻辑运算，及在分配部140向多个测试模块14中的任一个测试模块14分配逻辑运算结果的多个位的控制信号，供给对应的汇总部160及分配部140。如图11B所示，各个寄存器部146与对应的汇总部160及分配部140，在第1方向上连接为佳。

而且，如图11C所示，在半导体基板上，使连接汇总部160和测试模块14的配线，即连接汇总部160和返回电路40的配线中的至少一部分，沿与第1方向垂直的第2方向设置为佳。而且，在半导体基板上，使连接分配部140和测试模块14的配线，即连接分配部140和时序供给部60的配线中的至少一部分，沿与第1方向垂直的第2方向设置为佳。

利用这种构成，能够防止需要多根信号线的配线沿半导体基板上的横方向或纵方向产生偏斜。在半导体基板上，同一方向的信号线数目虽然不能制作到一定数以上，但如利用本发明的构成，则可沿横方向及纵方向效率良好地分配信号线。

图12所示为多个触发器部(186-1～186-7，以下统称186)及多个选择部(188-1～188-7，以下统称188)的构成的一个例子。关于图3所说明的多个触发器(42、52、62)，可分别与图12中所说明的多个触发器186具有相同的构成，而关于图3所说明的时序选择部54、返回信号选择部44及时序信号选择部64，可分别与图12中所说明的多个选择部188具有相同的构成。

多个触发器部186形成串联，且各个触发器部186具有被串联的触发器。触发器部186接收被输入的基准时钟，时序信号、故障时序信号等，而被串联的触发器依据基准时钟，将所接收的信号依次交付给下一级的触发器。

而且，各个触发器部186中的触发器的串联数不同为佳。例如各个触发器部186-m具有2^m-1级串联的触发器。而且，多个选择部188与多个触发器部186对应设置，并选择被输入对应的触发器部186的信号，或对应的触发器部186所输出的信号的某一个，供给到下一级的触发器部186。各个选择部188选择哪一个信号，由控制部12进行控制。利用这种构成可轻松地进行控制，以使基准时钟、时序信号、故障时序信号等通过所需数目的触发器。

而且，返回电路40、相位调整电路50及时序供给部60，还具有用于读出多个触发器(42、52、62)的各个触发器所保存的值的装置为佳。例如，如图12所示，也可还具有多个逻辑乘法电路190。多个逻辑乘法电路190分别接收各个触发器所保存的值，并依据从控制部12所接收的控制信号，向控制部12供给各个触发器所保存的值。

图13所示为在控制部12中所设置的、用于控制多个寄存器部146的写入控制电路的构成的一个例子。写入控制电路包括多个要求信号保存部(212-1～212-8，以下统称212)、选择器202、触发器206、多个触发器(208-1～208-4，以下统称208)、多个逻辑乘法电路210、计数器222、重置部228、逻辑乘法电路216及写入部204。

选择器202被设置用于选择在控制部12中所设置的多个主计算机的内部时钟(CLKA～CLKH)，其选择某一个内部时钟并作为写入控制电路用时钟使用。在选择器202中，从触发器206接收选择控制信号，并依据选择控制信号而选择某一个时钟。

触发器206保持选择控制信号。此选择控制信号为用于控制在从主计算机向选择器202所交付的内部时钟中选择某一个的信号。

多个要求信号保存部212与多个主计算机对应设置，并保存来自对应主计算机的写入要求信号。在本例中，所说的写入要求信号，为用于表示改写任一个寄存器部146的命令数据的意思的H逻辑的信号。各个要求信号保存部212通过多个触发器208及逻辑乘法电路210接收写入要求信号。多个触发器(208-1～208-3)除去因与写入要求信号同步的时钟和写入控制电路用时钟不一致而造成的亚稳态。因此，需要使被输入的写入要求信号的周期，较内部时钟(CLKA-CLKH)的周期长。

而且，触发器208-4及逻辑乘法电路210是为了从所接收的写入控制信号的上升沿，在所选择的内部时钟的1周期间，将写入控制信号供给到对应的要求信号保存部212而设置的。

主选择部214依次选择多个要求信号保存部212，并接收、输出所选择的要求信号保存部212保存的保存数据。计数器222依次生成用于表示多个要求信号保存部212的多个主指定信号，并供给到主选择部214，而主选择部214依次选择由依次接收的主指定信号所指定的要求信号保存部212。计数器222依次生成从例如零开始到多个要求信号保存部212的数目的2倍的数为止的二进制数，并将从生成的二进制数中除去最下位的位的数据，作为主指定信号输出。在本例中，写入控制电路包括8个要求信号保存部212，而计数器222按升序依次生成0000～1111的二进制数。

而且，主选择部214从各个主计算机，接收应与写入要求信号对应写入的命令数据(CS_ST1～CS_ST8)、及用于指定应写入命令数据的寄存器部146的寄存器部指定数据(WDT_ST1～WDT_ST8)，并将从选择的要求信号保存部212所对应的主计算机接收的命令数据及寄存器部指定数据，供给到写入部204。

写入部204接收主选择部214输出的保存数据、应写入寄存器部146中的命令数据、及用于指定应写入命令数据的寄存器部146的寄存器部指定数据，并在所接收的保存数据为写入要求信号的情况下，将命令数据写入由寄存器部指定数据所指定的寄存器部146中。写入部204具有触发器218及触发器220。触发器218向由寄存器部指定数据所指定的寄存器部146供给命令数据，而触发器220输出允许向寄存器部146的写入的允许写入信号。

重置部228在主选择部214所接收的保存数据，为写入要求信号的情况下，使主选择部214所选择的要求信号保存部212保存的写入要求信号重置。例如，重置部228接收多个要求信号保存部212保存的多个保存数据、及计数器部生成的主指定信号，并在依据主指定信号的要求信号保存部212所保存的保存数据为写入要求信号的情况下，使主指定信号所指定的要求信号保存部212保存的写入要求信号重置。

重置部228具有选择器224及逻辑乘法电路226。选择器224接收将多个要求信号保存部212保存的保存数据形成各个位的8位的信号，当在接收的信号中，由主指定信号所指定的位为H逻辑时，向逻辑乘法电路226供给只将该位形成H逻辑的重置信号。逻辑乘法电路226接收计数器222生成的二进制数的最下位的位，并在计数器222生成的二进制数的最下位的位为H逻辑的情况下，向要求信号保存部212供给重置信号，且将依据表示H逻辑的重置信号的位位置的要求信号保存部212进行重置。

而且，逻辑乘法电路216在计数器222生成的二进制数的最下位的位表示H逻辑的情况下，向写入部204的触发器220供给主选择部214输出的保存数据。

如利用本例中的写入控制电路，可效率良好地改写各个寄存器部146的命令数据。而且，由于可由多个主计算机的任一个改写寄存器部146的命令数据，所以可利用多个主计算机而共同使用寄存器部146。例如，可在每次测试时，对将各个寄存器部146分别由哪一个主计算机使用进行分配，并可减少测试装置100的寄存器元件的数目。

以上，利用实施例对本发明进行了说明，但本发明的技术范围并不限定于上述实施例所记述的范围。在上述实施例上可加以多种多样的变更或改良，这对该行业人员是很清楚的。由权利要求的说明可知，那种加以变更或改良的形态也可包含于本发明的技术范围中。

如利用本发明，无需使多个主计算机的每一个都具有寄存器，所以能够减少测试装置中的寄存器数。而且，能够向寄存器效率良好地写入数据。

Claims (9)

1.一种写入控制电路，为一种将从多个主计算机所接收的多个命令数据写入多个寄存器部的写入控制电路，其特征是包括：

多个要求信号保存部，与上述这些主计算机对应设置，并保存来自对应的上述这些主计算机的写入要求信号；

主选择部，依次选择上述这些要求信号保存部，且接收并输出所选择的上述这些要求信号保存部保存的保存数据；以及

写入部，接收该主选择部输出的上述这些保存数据、应写入上述这些寄存器部的上述这些命令数据、及用于指定应写入上述这些命令数据的上述这些寄存器部的寄存器部指定数据，当所接收的上述这些保存数据为上述这些写入要求信号时，向由上述这些寄存器部指定数据所指定的上述这些寄存器部写入上述这些命令数据。

2.根据权利要求1所述的写入控制电路，其特征是该主选择部从各个上述这些主计算机，接收应与上述这些写入要求信号对应写入的上述这些命令数据、及用于指定应写入上述这些命令数据的寄存器部的寄存器部指定数据，并将从选择的上述这些要求信号保存部所对应的上述这些主计算机接收的上述这些命令数据及寄存器部指定数据，供给到该写入部。

3.根据权利要求2所述的写入控制电路，其特征是该写入控制电路还包括重置部，该重置部在该主选择部接收的上述这些保存数据为上述这些写入要求信号的情况下，将该主选择部选择的上述这些要求信号保存部所保存的上述这些写入要求信号进行重置。

4.根据权利要求3所述的写入控制电路，其特征是还具有依次生成用于表示上述这些要求信号保存部的多个主指定信号，并供给到该主选择部的计数器部，且该主选择部依次选择由依次接收的主指定信号所指定的上述这些要求信号保存部。

5.根据权利要求4所述的写入控制电路，其特征是该重置部接收上述这些要求信号保存部所保存的上述这些保存数据、及该计数器部所生成的上述这些主指定信号，且当依据上述这些主指定信号的上述这些要求信号保存部所保存的上述这些保存数据为上述这些写入要求信号时，将上述这些主指定信号所指定的上述这些要求信号保存部保存的上述这些写入要求信号进行重置。

6.根据权利要求5所述的写入控制电路，其特征是该计数器部依次生成从零到上述这些要求信号保存部的数目的2倍的数的二进制数，并将从生成的上述这些二进制数除去最下位的位的数据，作为上述这些主指定信号供给到该主选择部及该重置部；

该写入控制电路还具有在该计数器部所生成的上述这些二进制数的最下位的位表示H逻辑的情况下，将该主选择部所输出的上述这些保存数据供给到该写入部的逻辑乘法电路；以及

该重置部在该主选择部所接收的上述这些保存数据为上述这些写入要求信号，且上述这些主指定信号的最下位的位表示H逻辑的情况下，将上述这些主指定信号所指定的上述这些要求信号保存部保存的上述这些写入要求信号进行重置。

7.一种测试装置，为用于测试电子元件的测试装置，其特征是包括：

基准时钟生成部，生成基准时钟；

多个测试模块，将上述这些电子元件的测试所使用的测试样本依据所接收的时钟供给到上述这些电子元件；

多个分配电路，根据上述这些基准时钟分别生成相位不同的时序信号，并将生成的上述这些时序信号分配到一个或多个上述这些测试模块；

多个寄存器部，与上述这些分配电路对应设置，并保存用于表示对应的上述这些分配电路应分配时序信号的一个或多个测试模块的命令数据；

写入控制电路，将分别从多个主计算机所接收的各个命令数据，写入任一个上述这些寄存器部，该写入控制电路包括：

多个要求信号保存部，与上述这些主计算机对应设置，并保存来自对应的上述这些主计算机的写入要求信号；

主选择部，依次选择上述这些要求信号保存部，且接收并输出所选择的上述这些要求信号保存部保存的保存数据；以及

写入部，接收该主选择部输出的上述这些保存数据、应写入上述这些寄存器部的上述这些命令数据、及用于指定应写入上述这些命令数据的上述这些寄存器部的寄存器部指定数据，当所接收的上述这些保存数据为前上述这些写入要求信号时，向由上述这些寄存器部指定数据所指定的上述这些寄存器部写入前述命令数据。

8.根据权利要求7所述的测试装置，其特征是该主选择部从各个上述这些主计算机，接收应与上述这些写入要求信号对应写入的上述这些命令数据，并将从选择的上述这些要求信号保存部所对应的上述这些主计算机接收的上述这些命令数据，供给到该写入部。

9.根据权利要求8所述的测试装置，其特征是该写入控制电路还包括重置部，在该主选择部接收的上述这些保存数据为上述这些写入要求信号的情况下，将该主选择部选择的上述这些要求信号保存部所保存的上述这些写入要求信号进行重置。

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