CN1832184A - 有源元件阵列基板 - Google Patents

Abstract

本发明公开了一种有源元件阵列基板，其扫描配线与数据配线配置于基板的显示区域上，并在基板上区分出多个像素区域；开关元件分别配置在像素区域上，且开关元件与扫描配线以及数据配线电性连接；像素电极分别配置在像素区域上，并分别与相对应的开关元件电性连接；走线配置于基板的非显示区上，各走线包括第一与第二导体层，其中第二导体层配置于第一导体层上，并与第一导体层电性并联；第一导体层与扫描配线、数据配线以及像素电极其中之一为同一膜层，且第二导体层与扫描配线、数据配线以及像素电极其中的另一为同一膜层，从而降低了非显示区上的走线间的阻抗差，以改善显示不均的现象。

Description

有源元件阵列基板

技术领域

本发明涉及一种元件阵列基板，且特别是有关于一种有源元件阵列基板。

背景技术

由于显示器的需求与日俱增，因此业界全力投入相关显示器的发展。其中，又以阴极射线管(Cathode Ray Tube，CRT)因具有优异的显示品质与技术成熟性，因此长年独占显示器市场。然而，近来由于绿色环保概念的兴起对于其能源消耗较大与产生辐射量较大的特性，加上其产品扁平化空间有限，因此无法满足市场对于轻、薄、短、小、美以及低消耗功率的市场需求。因此，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT LCD)已逐渐成为市场的主流。然而，在现今液晶显示器朝向大尺寸化的趋势下，液晶显示器内部的金属线路的长度也随之逐渐增加，因此金属线路的阻抗(impedance)增加与信号延迟等现象也逐渐受到重视。

图1绘示为公知的薄膜晶体管阵列基板的俯视图。请同时参考图1，公知的薄膜晶体管阵列基板100包括一基板110、多条扫描配线(scan line)120、多条数据配线(data line)130、多个薄膜晶体管140、多个像素电极(pixelelectrode)150、多条走线(trace)160与多个焊垫(pad)170，其中基板110划分出一显示区域(display region)110a与一非显示区(periphery circuitregion)110b。此外，扫描配线120与数据配线130配置于显示区域110a上，且扫描配线120与数据配线130在基板110上区分出多个像素区域110c。另外，薄膜晶体管140分别配置在像素区域110c上，其中这些薄膜晶体管140由这些扫描配线120以及这些数据配线130所控制。

像素电极150分别配置在像素区域110c上，且像素电极150分别与相对应的薄膜晶体管140电性连接。此外，焊垫170与走线160配置于非显示区110b上，且各走线160分别连接至焊垫170与扫描配线120或数据配线130。举例而言，电子信号通常依序经由焊垫170、走线160、数据配线130与薄膜晶体管140而输入至像素电极150。然而，由于各走线160的长度不一，因此各走线160之间就存在着阻抗差。更详细而言，任两条走线160之间的阻抗差可以表示为：

$|\frac{L2}{W2}-\frac{L1}{W2}|\×\mathrm{\ω}1$

上述的ω1为走线160的面电阻，而L为走线160长度、W为走线160宽度。由上述公式可知，在宽度W固定的情况下，任两条走线160之间的阻抗差与长度差成正比。当任两条走线160之间的阻抗差越大时，具有此种公知的薄膜晶体管阵列基板100的液晶显示器就比较容易出现显示不均的现象。

发明内容

有鉴于此，本发明要解决的技术问题是：提供一种有源元件阵列基板，以降低非显示区上的走线间的阻抗差。

本发明的技术解决方案是：一种有源元件阵列基板，其包括一基板、多条扫描配线、多条数据配线、多个开关元件、多个像素电极与多条第一走线，其中基板划分出一显示区域与一非显示区。扫描配线与数据配线配置于显示区域上，且扫描配线与数据配线在基板上区分出多个像素区域。开关元件分别配置在像素区域上，其中这些开关元件与这些扫描配线以及这些数据配线电性连接。像素电极分别配置在像素区域上，且像素电极分别与相对应的开关元件电性连接。第一走线配置于非显示区上，各第一走线包括一第一导体层与一第二导体层，其中第一导体层配置于基板上。第二导体层配置于第一导体层上，并与第一导体层电性并联。第一导体层与扫描配线、数据配线以及像素电极其中之一为同一膜层，且第二导体层与扫描配线、数据配线以及像素电极其中的另一为同一膜层。

依照本发明实施例，各第一走线可以分别连接至扫描配线之一或数据配线之一。

依照本发明实施例，有源元件阵列基板更包括多条第二走线，其配置于非显示区上，且各第二走线与扫描配线或数据配线为同一膜层。

依照本发明实施例，各第一走线的长度大于各第二走线的长度。

依照本发明实施例，各第二走线连接至扫描配线之一或数据配线之一。

依照本发明实施例，各第一走线更包括一第一介电层，其配置于第一导体层与第二导体层之间，其中第一介电层具有多个第一接触孔，其暴露出部分第一导体层，而第二导体层覆盖第一接触孔，并与第一导体层电性并联。

依照本发明实施例，各第一走线更包括一第三导体层，其配置于第二导体层上，而第一导体层、第二导体层与第三导体层为电性并联。第一导体层与扫描配线为同一膜层、第二导体层与数据配线为同一膜层，且第三导体层与像素电极为同一膜层。

依照本发明实施例，各第一走线更包括一第一介电层与一第二介电层，其中第一介电层配置于第一导体层与第二导体层之间，而第二介电层配置于第二导体层与第三导体层之间。第二介电层具有多个第二接触孔，其暴露出部分第二导体层，而第三导体层覆盖第二接触孔，并与第二导体层电性并联。此外，在第一介电层与第二介电层内具有多个第一接触孔，其暴露出部分第一导体层，且第三导体层覆盖第一接触孔，并与第一导体层电性并联。

依照本发明实施例，各第一走线更包括一第二介电层，其配置于第二导体层与第三导体层之间。第二介电层具有多个第二接触孔，其暴露出部分第二导体层，且第三导体层覆盖第二接触孔，并与第二导体层电性并联。

依照本发明实施例，有源元件阵列基板更包括多个焊垫，其配置于非显示区上，且各第一走线的一端分别连接至焊垫之一。

依照本发明实施例，开关元件可以是薄膜晶体管。

基于上述，本发明采用多层导体层并联作为非显示区上的部分或全部走线，因此与公知技术全都使用单层导体层的走线相比，本发明无须额外增加制作步骤就能够缩小各走线间的阻抗差距，以改善显示不均的现象。

附图说明

图1绘示为公知的薄膜晶体管阵列基板的俯视图。

图2A绘示依照本发明第一较佳实施例的有源元件阵列基板的俯视图。

图2B绘示沿图2A的A-A’线的剖面图。

图2C绘示依照本发明第一较佳实施例的另一第一走线的剖面图。

图3A至图3E绘示依照本发明第二较佳实施例的第一走线的剖面图。

主要元件符号说明：

100：公知的薄膜晶体管阵列基板  110、210：基板

120、220：扫描配线             130、230：数据配线

140：薄膜晶体管                150、250：像素电极

160：走线                      170、270：焊垫

110a、210a：显示区域           110b、210b：非显示区

110c、210c：像素区域           240：开关元件

260：第一走线                  262a：第一导体层

262b：第二导体层               262c：第三导体层

264：第一介电层                264a、266a、266b：接触孔

266：第二介电层                280：第二走线

具体实施方式

为让本发明的上述技术特征、特点和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明如下。

【第一实施例】

图2A绘示依照本发明第一较佳实施例的有源元件阵列基板的俯视图，而图2B绘示沿图2A的A-A’线的剖面图。请同时参考图2A与图2B，本实施例的有源元件阵列基板200包括一基板210、多条扫描配线220、多条数据配线230、多个开关元件240、多个像素电极250、多条第一走线260、多条第二走线280与多个焊垫270，其中基板210划分出一显示区域210a与一非显示区210b。此外，扫描配线220与数据配线230配置于显示区域210a上，且扫描配线220与数据配线230在基板210上区分出多个像素区域210c。另外，开关元件240分别配置在像素区域210c上，其中这些开关元件240由这些扫描配线220以及这些数据配线230所控制。再者，开关元件240可以是薄膜晶体管。

像素电极250分别配置在像素区域210c上，且像素电极250分别与相对应的开关元件240电性连接。此外，焊垫270、第一走线260与第二走线280均配置于非显示区210b上，其中各第二走线280由单层导体层所构成。举例而言，各第二走线280与扫描配线220或数据配线230可以是同一膜层。此外，各第一走线260的长度大于各第二走线280的长度。在本实施例中，各第一走线260与各第二走线280可以是分别连接至焊垫270与扫描配线220或数据配线230。更详细而言，各第一走线260包括一第一导体层262a与一第二导体层262b，其中第一导体层262a配置于基板210上，而第二导体层262b配置于第一导体层262a上，并与第一导体层262a电性并联。举例而言，电子信号可以依序经由焊垫270、第一走线260、数据配线230与开关元件240而输入至像素电极250。或者，电子信号也可以依序经由焊垫270、第二走线280、数据配线230与开关元件240而输入至像素电极250。

在本实施例中，第一导体层262a与扫描配线220可以是同一膜层，而第二导体层262b与数据配线230可以是同一膜层。或者，第一导体层262a与扫描配线220可以是同一膜层，而第二导体层262b与像素电极250可以是同一膜层。或者，第一导体层262a与数据配线230可以是同一膜层，而第二导体层262b与像素电极250为同一膜层。由上述可知，形成第一导体层262a与第二导体层262b的制作工艺可以与现有的制作工艺相容，而无须额外增加制作工艺步骤。

承上所述，由于第二走线280由单层导体层所构成，而第一走线260由多层导体层所构成，因此第二走线280与第一走线260之间的阻抗差可以表示为：

$|\frac{L4}{W4}\×\mathrm{\ω}2-\frac{L3}{W3}\×\mathrm{\ω}1|$

上述的ω2为第一导体层262a与第二导体层262b的并联面电阻，而ω1为由单层导体层所构成的第二走线280的面电阻。L3为第二走线280长度、W3为第二走线280的宽度。L4为第一走线260长度、W4为第一走线260宽度。值得注意的是，在一般的情况下，上述公式所代表的阻抗差应小于公知技术所计算得到的阻抗差。当上述公式所代表的阻抗差大于公知技术所计算得到的阻抗差时，本发明所属技术领域中具有通常知识者应可变更多层导体线的长度、堆叠的导体层数或是其他参数，以避免阻抗差距反而变大。

由于公知的走线为单层导体层，而本发明将部分配线变更为多层导体层并联，因此相较于公知技术，本发明的第一走线260具有较低的面电阻。换言之，相较于公知技术，本发明的第二走线280与第一走线260间的阻抗差较小，因此本发明能够改善由于阻抗差过大所造成的显示不均的现象。此外，本发明的第一走线260并不限定用于连接至焊垫270与扫描配线220或数据配线230，该多层导体层并联的第一走线260也可以应用在配置于非显示区210b上的其他线路中，以改善信号延迟或衰减的现象。

值得注意的是，本发明虽然只将第一走线260变更为多层导体层并联，但可以将由单层导体层所构成的第二走线280变更为多层导体层并联。如此一来，也可以改善各走线间的阻抗差。

图2C绘示依照本发明第一较佳实施例的另一第一走线的剖面图。请参考图2C，第一走线260更包括一第一介电层264，其配置于第一导体层262a与第二导体层262b之间，其中第一介电层264具有多个接触孔264a，其暴露出部分第一导体层262a，而第二导体层262b覆盖接触孔264a，并与第一导体层262a电性并联。在本实施例中，第一介电层264可以是栅极绝缘层(gate insulationlayer)或钝化层(passivation layer，保护层)。当第一介电层264为保护层时，接触孔264a便可与开关元件240中的接触孔(未绘示)一起形成。

【第二实施例】

图3A至图3E绘示依照本发明第二较佳实施例的第一走线的剖面图。请参考图3A，图3A与图2B相似，其不同之处在于：为了进一步降低阻抗，第一走线260更包括一第三导体层262c，其配置于第二导体层262b上，且第一导体层262a、第二导体层262b与第三导体层262c为电性并联。在本实施例中，第一导体层262a与扫描配线220可以是同一膜层，而第二导体层262b与数据配线230可以是同一膜层，且第三导体层262c与像素电极250可以是同一膜层。

请参考图3B，图3B与图2C相似，其不同之处在于：形成第二导体层262b之后，在第二导体层262b上形成第三导体层262c。由于第二导体层262b经由接触孔264a与第一导体层262a电性并联，而第三导体层262c配置于第二导体层262b上，因此第一导体层262a、第二导体层262b与第三导体层262c便可电性并联。

请参考图3C，图3C与图3A相似，其不同之处在于：第一走线260更包括一第二介电层266，其配置于第二导体层262b与第三导体层262c之间，而第二介电层266具有多个接触孔266a，且接触孔266a暴露出部分第二导体层262b。此外，第三导体层262c覆盖接触孔266a，因此第三导体层262c经由接触孔266a与第二导体层262b电性并联。由于第二导体层262b堆叠于第一导体层262a，而第三导体层262c经由接触孔266a与第二导体层262b电性连接，第一导体层262a、第二导体层262b与第三导体层262c便可电性并联。当第二介电层266为保护层时，接触孔266a便可与开关元件240中的接触孔(未绘示)一起形成。

请参考图3D，图3D与图3C相似，其不同之处在于：第一介电层264配置于第一导体层262a与第二导体层262b之间，而第二介电层266配置于第二导体层262b与第三导体层262c之间。此外，第二介电层266具有多个接触孔266a，而接触孔266a暴露出部分第二导体层262b。另外，在第一介电层264与第二介电层266内具有多个接触孔266b，其暴露出部分第一导体层262a，而第三导体层262c覆盖接触孔266a与266b，因此第一导体层262a、第二导体层262b与第三导体层262c便可电性并联。值得一提的是，接触孔266a与266b可以是与开关元件240中的接触孔(未绘示)一起形成，因此本发明与现有的制作工艺相容。

请参考图3E，图3E与图3D相似，其不同之处在于：第三导体层262c仅覆盖接触孔266a与266b，而第一导体层262a与第二导体层262b经由第三导体层262c电性并联。同样地，接触孔266a与266b可以是与开关元件240中的接触孔(未绘示)一起形成，因此本发明与现有的制作工艺相容。

综上所述，本发明的有源元件阵列基板至少具有下列优点：

一、相对于公知技术使用单层导体层作为非显示区上的走线，由于本发明将部分或全部单层导体层的走线变更为多层导体层并联，因此本发明的多层导体层并联的走线具有较低的阻抗值，以改善公知技术中信号延迟或衰减的现象。此外，各走线间的阻抗差距也可以缩短以改善显示不均的现象。

二、本发明的有源元件阵列基板可以与现有的制作工艺相容而无须额外增加制作步骤。

虽然本发明已以具体实施例揭示，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的构思和范围的前提下所作出的等同组件的置换，或依本发明专利保护范围所作的等同变化与修饰，皆应仍属本专利涵盖的范畴。

Claims (11)

1.一种有源元件阵列基板，其特征在于，包括：

一基板，划分出一显示区域与一非显示区；

多条扫描配线，配置于该显示区域上；

多条数据配线，配置于该显示区域上，而所述扫描配线与所述数据配线在该基板上区分出多个像素区域；

多个开关元件，分别配置在所述像素区域上，其中所述开关元件与所述扫描配线以及所述数据配线电性连接；

多个像素电极，分别配置在所述像素区域上，且所述像素电极分别与相对应的所述开关元件电性连接；

多条第一走线，配置于该非显示区上，各第一走线包括：

一第一导体层，配置于该基板上；以及

一第二导体层，配置于该第一导体层上，并与该第一导体层电性并联，该第一导体层与所述扫描配线、所述数据配线以及所述像素电极其中之一为同一膜层，且该第二导体层与所述扫描配线、所述数据配线以及所述像素电极其中的另一为同一膜层。

2.如权利要求1所述的有源元件阵列基板，其特征在于，各第一走线连接至所述扫描配线之一或所述数据配线之一。

3.如权利要求1所述的有源元件阵列基板，其特征在于，更包括多条第二走线，配置于该非显示区上，且各第二走线与所述扫描配线或所述数据配线为同一膜层。

4.如权利要求3所述的有源元件阵列基板，其特征在于，各第一走线的长度大于各第二走线的长度。

5.如权利要求3所述的有源元件阵列基板，其特征在于，各第二走线连接至所述扫描配线之一或所述数据配线之一。

6.如权利要求1所述的有源元件阵列基板，其特征在于，各第一走线更包括一第一介电层，配置于该第一导体层与第二导体层之间，其中该第一介电层具有多个第一接触孔，暴露出部分该第一导体层，而该第二导体层覆盖所述第一接触孔，并与该第一导体层电性并联。

7.如权利要求1所述的有源元件阵列基板，其特征在于，各第一走线更包括一第三导体层，配置于该第二导体层上，而该第一导体层、该第二导体层与该第三导体层为电性并联，该第一导体层与所述扫描配线为同一膜层、该第二导体层与所述数据配线为同一膜层，且该第三导体层与所述像素电极为同一膜层。

8.如权利要求7所述的有源元件阵列基板，其特征在于，各第一走线更包括：

一第一介电层，配置于该第一导体层与该第二导体层之间；以及

一第二介电层，配置于该第二导体层与该第三导体层之间，而该第二介电层具有多个第二接触孔，暴露出部分该第二导体层，且该第三导体层覆盖所述第二接触孔，并与该第二导体层电性并联，其中在该第一介电层与该第二介电层内具有多个第一接触孔，暴露出部分该第一导体层，且该第三导体层覆盖所述第一接触孔，并与该第一导体层电性并联。

9.如权利要求7所述的有源元件阵列基板，其特征在于，各第一走线更包括一第二介电层，配置于该第二导体层与该第三导体层之间，而该第二介电层具有多个第二接触孔，暴露出部分该第二导体层，且该第三导体层覆盖所述第二接触孔，并与该第二导体层电性并联。

10.如权利要求1所述的有源元件阵列基板，其特征在于，更包括多个焊垫，配置于该非显示区上，且各第一走线的一端分别连接至所述焊垫之一。

11.如权利要求1所述的有源元件阵列基板，其特征在于，所述开关元件为薄膜晶体管。

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