CN103219319A - 阵列基板及其制作方法、显示装置 - Google Patents
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Abstract
本发明提供一种阵列基板及其制作方法、显示装置，属于显示领域。其中，该阵列基板，包括驱动集成电路、布置在像素区域的多条金属走线以及分别连接所述驱动集成电路与每一金属走线的多条连接线，其中，每一连接线包括一主连接线和与所述主连接线对应的辅连接线，所述辅连接线与所述主连接线的一部分并联连接。通过本发明，能够使得各条连接线之间的电阻值差异变小，改善RC delay现象，进而提高显示装置的显示效果。
Description
技术领域
本发明涉及显示领域，特别是指一种阵列基板及其制作方法、显示装置。
背景技术
现有液晶显示器中，栅扫描线一般是从上而下成行排列，数据线一般是从左到右成列排列。由于液晶显示器的驱动集成电路（IC）一般设计在屏幕的下方，这样对于连接驱动集成电路与每一行栅扫描线的连接线来说，连接线的宽度相同，长度不同，因此造成了不同连接线电阻的差异比较大，容易产生RCdelay（电阻电容延迟），导致栅极驱动信号的上升沿和下降沿都有一定的延时。
如果栅极驱动信号的延时比较严重，那么当第n行栅扫描线的栅极驱动信号GATE1正处于下降沿时，第n+1行栅扫描线的栅极驱动信号GATE2已经开始上升。则第n行栅扫描线对应的各个TFT还没有全部关断，第n+1行栅扫描线上的各个TFT已经开启，数据驱动器开始向第n+1行栅扫描线上的各个TFT输出数据信号，造成与输出到第n行栅扫描线对应的各个TFT的数据信号发生混淆，影响画面显示。
发明内容
本发明要解决的技术问题是提供一种阵列基板及其制作方法、显示装置，能够降低连接线间的电阻差异，改善RC delay现象，提高显示装置的显示效果。
为解决上述技术问题，本发明的实施例提供技术方案如下：
一方面，提供一种阵列基板，包括驱动集成电路、布置在像素区域的多条金属走线以及分别连接所述驱动集成电路与每一金属走线的多条连接线，其中，每一连接线包括一主连接线和与所述主连接线对应的辅连接线，所述辅连接线与所述主连接线的一部分并联连接。
进一步地，上述方案中，所述主连接线与所述辅连接线位于不同层，且所述主连接线与所述辅连接线之间隔有绝缘层，所述主连接线与所述辅连接线通过过孔相连接。
进一步地，上述方案中，所述阵列基板的扇形走线区包括有第一区域和第二区域，所述第一区域走线间的横向距离小于1um，所述第二区域走线间的横向距离大于5um，其中，所述辅连接线位于所述第二区域中。
进一步地，上述方案中，所述主连接线与对应辅连接线连接的两个过孔中，其中一个过孔设置在所述第二区域主连接线由斜向转为垂直走向的转折处，另一个过孔设置在像素的静电保护区域。
进一步地，上述方案中，在所述驱动集成电路设置在阵列基板的下方时，所述连接线连接所述驱动集成电路和阵列基板上成行排列的栅扫描线，其中，所述主连接线为采用栅金属层制成，与其对应的辅连接线为采用源漏金属层制成。
进一步地，上述方案中，在所述驱动集成电路设置在阵列基板的侧边时，所述连接线连接所述驱动集成电路和阵列基板上成列排列的数据线，其中，所述主连接线为采用源漏金属层制成，与其对应的辅连接线为采用栅金属层制成。
本发明实施例还提供了一种显示装置，包括如上所述的阵列基板。
本发明实施例还提供了一种阵列基板的制作方法，所述阵列基板包括驱动集成电路、布置在像素区域的多条金属走线，其中，所述方法包括：
通过构图工艺形成分别连接所述驱动集成电路与每一金属走线的多条连接线的图形，所述连接线的图形包括主连接线的图形和与所述主连接线对应的辅连接线的图形，所述辅连接线与所述主连接线的一部分并联连接。
进一步地，上述方案中，在所述驱动集成电路设置在阵列基板的下方，所述连接线连接所述驱动集成电路和阵列基板上成行排列的栅扫描线时，所述方法包括：
利用栅金属层形成栅扫描线和主连接线的图形；
形成栅绝缘层，通过构图工艺在所述栅绝缘层上形成过孔图形；
利用源漏金属层形成数据线和辅连接线的图形，使得所述主连接线与所述辅连接线通过所述过孔相连接。
进一步地，上述方案中，在所述驱动集成电路设置在阵列基板的侧边，所述连接线连接所述驱动集成电路和阵列基板上成列排列的数据线时，所述方法包括：
利用栅金属层形成栅扫描线和辅连接线的图形；
形成栅绝缘层，通过构图工艺在所述栅绝缘层上形成过孔图形；
利用源漏金属层形成数据线和主连接线的图形，使得所述主连接线与所述辅连接线通过所述过孔相连接。
本发明的实施例具有以下有益效果：
上述方案中，连接驱动集成电路与每一金属走线的连接线包括一主连接线和与所述主连接线对应的辅连接线，所述辅连接线与所述主连接线的一部分并联连接，这样通过辅连接线能够改变各条连接线的电阻值，使得各条连接线之间的电阻值差异变小，改善RC delay现象，进而提高显示装置的显示效果。
附图说明
图1为扇形走线区域中第一区域和第二区域的划分示意图；
图2为本发明实施例连接主连接线和辅连接线的过孔的位置示意图；
图3为本发明实施例在基板上利用栅金属层形成连接线的示意图；
图4为本发明实施例形成栅绝缘层的示意图；
图5为本发明实施例形成半导体层图形的示意图；
图6为本发明实施例利用源漏金属层形成连接线的示意图；
图7为本发明实施例形成钝化层的示意图；
图8为本发明实施例形成透明导电层图形的示意图；
图9为本发明实施例主连接线和辅连接线相互位置的截面示意图；
图10为本发明实施例主连接线和辅连接线相互位置的平面示意图；
图11为本发明实施例过孔的位置示意图；
图12为现有技术阵列基板的走线示意图。
附图标记
1 基板 2 栅金属层 3 栅绝缘层 4 半导体层
5 源漏金属层 6 钝化层 7 透明导电层
101、201 主连接线 102、202 辅连接线 103 过孔
具体实施方式
为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明的实施例针对现有技术中不同连接线电阻的差异比较大，容易产生RC delay，影响画面显示的问题，提供一种阵列基板及其制作方法、显示装置，能够降低连接线间的电阻差异，改善RC delay现象，提高显示装置的显示效果。
本发明实施例的阵列基板，包括驱动集成电路、布置在像素区域的多条金属走线以及分别连接所述驱动集成电路与每一金属走线的多条长度不等的连接线，其中，每一连接线包括一主连接线和与所述主连接线对应的辅连接线，所述辅连接线与所述主连接线的一部分并联连接。
其中，主连接线和辅连接线可以位于同一层，也可以位于不同层。作为本发明的一种优选实施方式，所述主连接线与所述辅连接线位于不同层，且所述主连接线与所述辅连接线之间隔有绝缘层，所述主连接线与所述辅连接线通过过孔相连接，这样可以不必在辅连接线与主连接线留出间距，减少连接线占用的空间。
假设其中一条连接线的电阻总值为R，主连接线的电阻值为R’，辅连接线的电阻值为R”，根据并联电路的电阻值计算公式：1/R＝1/R’+1/R”，可以看出，通过调整辅连接线的电阻值能够调节连接线的电阻值。需要说明的是，根据电阻的计算公式R＝ρL/S，其中，ρ为金属走线的电阻率，S为金属走线的截面积，L为金属走线的长度。对于辅连接线而言，在使用材料确定截面积确定的情况下，辅连接线的电阻值主要受辅连接线长度的影响，因此通过调节辅连接线的长度可以调节连接线的电阻值。由于辅连接线与所述主连接线的一部分并联连接，通过辅连接线能够改变各条连接线的电阻值，使得各条连接线之间的电阻值差异变小，改善RC delay现象，进而提高显示装置的显示效果。
优选地，各条连接线的电阻总值之间偏差小于或者等于0.1％。举例来说，假设参考连接线的电阻值为1Ω，当偏差为0.1％时，偏差电阻值仅为0.001Ω。此时，各条连接线之间电阻值的偏差是很小的，在进行信号传输时，各条连接线上的信号衰减情况也会因此变得非常接近，能够极大改善RC delay现象。
作为本发明的最优选实施例，各条连接线的电阻总值是相同的。使用相同电阻总值的连接线进行信号传输时，各条连接线上的信号衰减情况会变得一致，此时会使得显示面板的显示效果大大提高。
本发明的阵列基板中，连接驱动集成电路与每一金属走线的连接线包括一主连接线和与所述主连接线对应的辅连接线，所述辅连接线与所述主连接线的一部分并联连接，这样通过辅连接线能够改变各条连接线的电阻值，使得各条连接线之间的电阻值差异变小，改善RC delay现象，进而提高显示装置的显示效果。
下面结合附图以及具体的实施例对本发明的阵列基板进行详细介绍：
现有阵列基板中，液晶显示器的驱动集成电路一般设计在屏幕的下方，这样对于连接驱动集成电路与每一行栅扫描线的连接线来说，连接线的宽度相同，长度不同，因此造成了不同连接线电阻的差异比较大，容易产生RC delay，导致栅极驱动信号的上升沿和下降沿都有一定的延时。为此，本发明的阵列基板中，连接驱动集成电路和栅扫描线的连接线由主连接线和与主连接线对应的辅连接线组成，辅连接线与主连接线的一部分并联连接，通过辅连接线调节连接线的电阻值，降低连接线间的电阻差异，改善RC delay现象。
如图1所示，扇形走线区域可以分为第一区域和第二区域，在第一区域中，走线排布比较密集，而在第二区域中，走线排布比较宽松，本实施例将辅连接线设置在第二区域，因为如果将辅连接线设置在第一区域处，由于第一区域走线间的横向距离不超过1.0um，势必会使主连接线和辅连接线互相产生影响，而且曝光机的精度比较难以达到；如果将辅连接线设置在第二区域处，由于第二区域走线间的横向距离大于5um，因此不会使走线间互相影响。
本实施例中，主连接线和辅连接线位于不同层，且主连接线与辅连接线之间隔有绝缘层。其中，主连接线和辅连接线可以分别由栅金属层和源漏金属层形成，并且主连接线和辅连接线可以通过过孔处的透明导电层进行连接。由于辅连接线是与主连接线并联，那么对于一个连接线来说肯定有两处换层的地方，如图2、10、11、12所示，设置过孔103的一个地方是在每个像素的ESD（静电保护）处，因为该处的空间比较大；设置过孔103的另一个地方是在走线由斜向转变为垂直走向的转折处，这里的空间也比较大。如果空间比较小，可以将连接线设计为蛇形走线，具体可如图10所示。
由图11可以看出，从上往下连接栅扫描线的辅连接线越来越短，即主连接线越长的时候，并联的辅连接线越长，连接线电阻减少的越多；主连接线越短的时候，并联的辅连接线越短，连接线电阻减少的越少，这样可以有效调节连接线间的电阻差异，达到连接线电阻均衡的作用。
进一步地，现有的一些液晶显示装置中，比如数码相机，驱动集成电路一般设计在屏幕的侧边，这样对于连接驱动集成电路与每一列数据线的连接线来说，连接线的宽度相同，长度不同，因此造成了不同连接线电阻的差异比较大，容易产生RC delay，导致数据驱动信号的上升沿和下降沿都有一定的延时。对于此种情况，本发明的阵列基板中，连接所述驱动集成电路和阵列基板上成列排列的数据线的连接线由主连接线和与所述主连接线对应的辅连接线组成，所述辅连接线与所述主连接线的一部分并联连接。
进一步地，在现有的一些阵列基板中，为了减少连接线的间距，节省连接线的占用空间，可以将相邻的连接线设计在不同层。对于此种情况，本发明实施例中，可以将相邻的主连接线设计在不同层，如图9所示，在连接线连接驱动集成电路和栅扫描线时，偶数列主连接线201可以采用源漏金属层制成，与偶数列主连接线201对应的辅连接线202可以采用栅金属层制成，奇数列主连接线101可以采用栅金属层制成，与奇数列主连接线101对应的辅连接线102可以采用源漏金属层制成；或者奇数列主连接线可以采用源漏金属层制成，与奇数列主连接线对应的辅连接线可以采用栅金属层制成，偶数列主连接线可以采用栅金属层制成，与偶数列主连接线对应的辅连接线可以采用源漏金属层制成。
进一步地，在连接线连接驱动集成电路和数据线时，偶数列主连接线可以采用源漏金属层制成，与偶数列主连接线对应的辅连接线可以采用栅金属层制成，奇数列主连接线可以采用栅金属层制成，与奇数列主连接线对应的辅连接线可以采用源漏金属层制成；或者奇数列主连接线可以采用源漏金属层制成，与奇数列主连接线对应的辅连接线可以采用栅金属层制成，偶数列主连接线可以采用栅金属层制成，与偶数列主连接线对应的辅连接线可以采用源漏金属层制成。
本发明实施例还提供了一种显示装置，包括如上所述的阵列基板。其中，阵列基板的结构以及工作原理同上述实施例，在此不再赘述。另外，显示装置其他部分的结构可以参考现有技术，对此本文不再详细描述。该显示装置可以为：液晶面板、电子纸、OLED（Organic Light Emitting Diode，有机发光二极管）面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等具有任何显示功能的产品或部件。
本发明还提供了一种上述阵列基板的制作方法，所述阵列基板包括驱动集成电路、布置在像素区域的多条金属走线，本发明的制作方法与现有阵列基板的制作工艺区别不大，所述方法包括：
通过构图工艺形成分别连接所述驱动集成电路与每一金属走线的多条连接线的图形，所述连接线的图形包括主连接线的图形和与所述主连接线对应的辅连接线的图形，所述辅连接线与所述主连接线的一部分并联连接。
需要说明的是，在本发明中所提及的构图工艺指的是包括涂胶、曝光、显影、刻蚀、光刻胶剥离等步骤的光刻工艺。
在驱动集成电路设置在阵列基板的下方时，连接线连接驱动集成电路和阵列基板上成行排列的栅扫描线时，可以采用栅金属层制成主连接线，在主连接线对应的位置，采用源漏金属层制成与主连接线重叠的辅连接线，主连接线和辅连接线之间为栅绝缘层，主连接线和辅连接线通过过孔处的透明导电层连接；在驱动集成电路设置在阵列基板的侧边时，连接线连接驱动集成电路和阵列基板上成列排列的数据时，可以采用源漏金属层制成主连接线，在主连接线对应的位置，采用栅金属层制成与主连接线重叠的辅连接线，主连接线和辅连接线之间为栅绝缘层，主连接线和辅连接线通过过孔处的透明导电层连接。
下面以阵列基板应用于TN面板为例，结合图3-图8对本发明的阵列基板的制作方法进行详细介绍，本实施例中，连接线连接驱动集成电路和栅扫描线，具体地，本实施例包括以下步骤：
步骤S1：如图3所示，提供一透明基板1，该基板1可以为玻璃基板或石英基板。在基板1上可以蒸镀或沉积一层栅金属层2，然后，通过构图工艺经掩膜、曝光、刻蚀和光刻胶去除等工艺步骤形成栅金属层2的图形，栅金属层2的图形包括栅扫描线和主连接线；其中栅金属层可以采用铬（Cr）、钼（Mo）、铝（Al）、铜（Cu）、钨（W）、钕（Nd）及其合金。
步骤S2：如图4所示，在经过步骤S1的基板上形成栅绝缘层3，具体可以以蒸镀或沉积的方式形成栅绝缘层3。
步骤S3：如图5所示，在经过步骤S2的基板上蒸镀或沉积一层半导体层4，然后，通过构图工艺经掩膜、曝光、刻蚀和光刻胶去除等工艺步骤形成半导体层4的图形。
步骤S4：如图6所示，在经过步骤S3的基板上蒸镀或沉积源漏金属层5，然后，通过构图工艺经掩膜、曝光、刻蚀和光刻胶去除等工艺步骤形成源漏金属层5的图形，源漏金属层5的图形包括源电极、漏电极、数据线和辅连接线；其中源漏金属层可以采用铬（Cr）、钼（Mo）、铝（Al）、铜（Cu）、钨（W）、钕（Nd）及其合金。
步骤S5：如图7所述，在经过步骤S4的基板上蒸镀或沉积钝化层6，并经掩膜、曝光、刻蚀和光刻胶去除等构图工艺步骤形成过孔图形，该过孔贯穿钝化层6和栅绝缘层3。
步骤S6：如图8所示，在经过步骤S5的基板上蒸镀或沉积一层透明导电层7，透明导电层7可以采用ITO或IZO。然后，通过掩膜、曝光、刻蚀和光刻胶去除等构图工艺步骤形成透明导电层7的图形，透明导电层7的图形包括像素电极和连接结构，连接结构通过过孔导通主连接线101和辅连接线102。
上述实施例仅以TN面板为例，说明了本实施例的技术方案。进一步地，本发明的阵列基板及其制作方法还可以应用于ADS、FFS等面板中。
进一步地，在现有的一些阵列基板中，为了减少连接线的间距，节省连接线的占用空间，可以将相邻的连接线设计在不同层。对于此种情况，本发明实施例中，可以将相邻的主连接线设计在不同层，如图9所示，在连接线连接驱动集成电路和栅扫描线时，可以采用源漏金属层制成偶数列主连接线201，可以采用栅金属层制成与偶数列主连接线201对应的辅连接线202，可以采用栅金属层制成奇数列主连接线101，可以采用源漏金属层制成与奇数列主连接线101对应的辅连接线102；或者可以采用源漏金属层制成奇数列主连接线，可以采用栅金属层制成与奇数列主连接线对应的辅连接线，可以采用栅金属层制成偶数列主连接线，可以采用源漏金属层制成与偶数列主连接线对应的辅连接线。
进一步地，在连接线连接驱动集成电路和数据线时，可以采用源漏金属层制成偶数列主连接线，可以采用栅金属层制成与偶数列主连接线对应的辅连接线，可以采用栅金属层制成奇数列主连接线，可以采用源漏金属层制成与奇数列主连接线对应的辅连接线；或者可以采用源漏金属层制成奇数列主连接线，可以采用栅金属层制成与奇数列主连接线对应的辅连接线，可以采用栅金属层制成偶数列主连接线，可以采用源漏金属层制成与偶数列主连接线对应的辅连接线。
上述实施例中，主连接线和辅连接线的制作是与阵列基板电极的制作同时完成，节省了阵列基板的制作步骤，但是本发明的技术方案并不局限于此，其它通过专门的构图工艺来制作主连接线和辅连接线的技术方案同样在本发明的保护范围之内。
本发明实施例的阵列基板的制作方法，能够使得各条连接线之间的电阻总值差异变小，改善RC delay现象，进而提高显示装置的显示效果。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种阵列基板，包括驱动集成电路、布置在像素区域的多条金属走线以及分别连接所述驱动集成电路与每一金属走线的多条连接线，其特征在于，每一连接线包括一主连接线和与所述主连接线对应的辅连接线，所述辅连接线与所述主连接线的一部分并联连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述主连接线与所述辅连接线位于不同层，且所述主连接线与所述辅连接线之间隔有绝缘层，所述主连接线与所述辅连接线通过过孔相连接。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板的扇形走线区包括有第一区域和第二区域，所述第一区域走线间的横向距离小于1um，所述第二区域走线间的横向距离大于5um，其中，所述辅连接线位于所述第二区域中。
4.根据权利要求3所述的阵列基板，其特征在于，所述主连接线与对应辅连接线连接的两个过孔中，其中一个过孔设置在所述第二区域主连接线由斜向转为垂直走向的转折处，另一个过孔设置在像素的静电保护区域。
5.根据权利要求3所述的阵列基板，其特征在于，在所述驱动集成电路设置在阵列基板的下方时，所述连接线连接所述驱动集成电路和阵列基板上成行排列的栅扫描线，其中，所述主连接线为采用栅金属层制成，与其对应的辅连接线为采用源漏金属层制成。
6.根据权利要求3所述的阵列基板，其特征在于，在所述驱动集成电路设置在阵列基板的侧边时，所述连接线连接所述驱动集成电路和阵列基板上成列排列的数据线，其中，所述主连接线为采用源漏金属层制成，与其对应的辅连接线为采用栅金属层制成。
7.一种显示装置，其特征在于，包括如权利要求1-6中任一项所述的阵列基板。
8.一种阵列基板的制作方法，所述阵列基板包括驱动集成电路、布置在像素区域的多条金属走线，其特征在于，所述方法包括：
通过构图工艺形成分别连接所述驱动集成电路与每一金属走线的多条连接线的图形，所述连接线的图形包括主连接线的图形和与所述主连接线对应的辅连接线的图形，所述辅连接线与所述主连接线的一部分并联连接。
9.根据权利要求8所述的阵列基板的制作方法，其特征在于，在所述驱动集成电路设置在阵列基板的下方，所述连接线连接所述驱动集成电路和阵列基板上成行排列的栅扫描线时，所述方法包括：
利用栅金属层形成栅扫描线和主连接线的图形；
形成栅绝缘层，通过构图工艺在所述栅绝缘层上形成过孔图形；
利用源漏金属层形成数据线和辅连接线的图形，使得所述主连接线与所述辅连接线通过所述过孔相连接。
10.根据权利要求8所述的阵列基板的制作方法，其特征在于，在所述驱动集成电路设置在阵列基板的侧边，所述连接线连接所述驱动集成电路和阵列基板上成列排列的数据线时，所述方法包括：
利用栅金属层形成栅扫描线和辅连接线的图形；
形成栅绝缘层，通过构图工艺在所述栅绝缘层上形成过孔图形；
利用源漏金属层形成数据线和主连接线的图形，使得所述主连接线与所述辅连接线通过所述过孔相连接。
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