CN105448935A - 一种阵列基板及其制作方法、显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板及其制作方法、显示装置，涉及显示技术领域，能够改善因信号延迟导致的显示装置不能正常显示画面的问题。所述阵列基板包括多条相互平行的栅线、位于所述多条栅线所在膜层上的绝缘层、以及位于所述绝缘层上的至少一个第一导电结构，所述绝缘层上设置有对应于所述第一导电结构的至少两个第一过孔，所述第一导电结构通过所述第一过孔与所述栅线电连接。本发明提供的阵列基板可应用于具有大尺寸显示屏幕的显示装置中。

Description

一种阵列基板及其制作方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
背景技术
通常，如图1所示，显示装置的阵列基板包括多条相互平行的栅线1和多条相互平行的数据线2，栅线1和数据线2围成多个像素单元3，在栅线1和数据线2的交叉处设置有薄膜晶体管4，通过控制薄膜晶体管4的导通与断开，可以控制该薄膜晶体管4对应的像素单元3显示画面，进而可控制显示装置显示画面。
现有技术中，如图1所示，使A位置的像素单元3显示画面的过程为：栅线1的驱动信号到达A位置的像素单元3，使A位置的像素单元3对应的薄膜晶体管4导通，与此同时，数据线2的驱动信号也到达A位置的像素单元3，为A位置的像素单元3加载电压，驱动A位置的像素单元3显示画面。
然而，本申请发明人在实际应用过程中发现，如图1所示，由于像素单元3的驱动方式通常为从左向右扫描单条栅线1以及从上向下扫描单条数据线2，而具有大尺寸显示屏幕的显示装置的栅线1比较长，会产生信号延迟，例如：当需要驱动A位置的像素单元3时，由于栅线1的驱动信号的信号延迟，会使栅线1的驱动信号比数据线2的驱动信号晚到达A位置的像素单元3，因而栅线1的驱动信号到达A位置的像素单元3时，数据线2的驱动信号已经经过A位置的像素单元3，导致A位置的像素单元3不能正常显示画面，因而会导致显示装置的显示画面不完整，出现残像。
发明内容
本发明的目的在于提供一种阵列基板及其制作方法、显示装置，可以改善因信号延迟而导致的显示装置不能正常显示画面的问题。
为达到上述目的，本发明采用如下技术方案：
一种阵列基板，包括多条相互平行的栅线、位于所述多条栅线所在膜层上的绝缘层以及位于所述绝缘层上的至少一个第一导电结构，所述绝缘层上设置有对应于所述第一导电结构的至少两个第一过孔，所述第一导电结构通过所述第一过孔与所述栅线电连接。
本发明提供的阵列基板具有如上结构，由于第一导电结构通过至少两个第一过孔与栅线电连接，使得第一导电结构与栅线并联，这相当于为栅线并联一个电阻，因而可减小栅线的电阻值，并且，根据电阻值与信号延时时间的关系式可知，电阻值与信号延迟时间呈正比，因而减小栅线的电阻值可减小栅线的信号延迟时间，使现有技术中部分无法正常显示的像素单元正常显示，与现有技术中无法正常显示的像素单元的数量相比，本发明中无法正常显示的像素单元的数量明显减少，因而可改善显示装置不能正常显示画面的问题。
此外，本发明还提供了一种显示装置，该显示装置包括如上所述的阵列基板。由于显示装置包括阵列基板，因而显示装置具有阵列基板相对于现有技术所具有的优势，在此不再赘述。
此外，本发明还提供了一种阵列基板的制作方法，所述制作方法包括：
形成栅金属层，经过构图工艺形成包括栅线的图形；
在所述栅线所在膜层上形成绝缘层，经过构图工艺在所述绝缘层上形成对应于第一导电结构的至少两个第一过孔；
在所述绝缘层上形成第一导电层，经过构图工艺形成包括所述第一导电结构的图形，其中，所述第一导电结构通过所述第一过孔与所述栅线电连接。
由于上述阵列基板的制作方法与阵列基板相对于现有技术所具有的优势相同，在此不再赘述。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中阵列基板的平面结构图；
图2为本发明实施例提供的阵列基板的平面结构图一；
图3为图2中沿C-C’方向的剖面图；
图4为本发明实施例提供的阵列基板的平面结构图二；
图5为本发明实施例提供的阵列基板的平面结构图三；
图6为本发明实施例提供的阵列基板的平面结构图四；
图7为本发明实施例提供的阵列基板的平面结构图五；
图8为图7中沿D-D’方向的剖面图；
图9为本发明实施例提供的阵列基板的制作方法流程图。
附图标记说明：
1—栅线；2—数据线；3—像素单元；
4—薄膜晶体管；5—绝缘层；6—第一导电结构；
7—第一过孔；8—源极；9—漏极；
10—有源层；11—刻蚀阻挡层；12—第二过孔；
13—第三过孔；14—钝化层；15—第二导电结构；
16—第四过孔；17—像素电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本发明实施例提供了一种阵列基板，如图2和图3所示，该阵列基板包括多条相互平行的栅线1，还包括位于多条栅线1所在膜层上的绝缘层5以及位于绝缘层5上的至少一个第一导电结构6，绝缘层5上设置有对应于第一导电结构6的至少两个第一过孔7，第一导电结构6通过第一过孔7与栅线1电连接。
阵列基板工作时，由于第一导电结构6通过至少两个第一过孔7与栅线1电连接，使得第一导电结构6与栅线1并联，这相当于为栅线1并联一个电阻，因而可减小栅线1的电阻值，并且，根据电阻值和信号延时时间的关系式可知，电阻值与信号延迟时间呈正比，因而减小栅线1的电阻值可减小栅线1的信号延迟时间。与现有技术中首个无法正常显示的像素单元3在行中的位置(示例性地，图1中A位置的像素单元3)相比，本发明中，由于可减小到达A位置的像素单元3的信号所经过的栅线1的电阻，从而减小信号延迟时间，使得当栅线1的驱动信号到达A位置的像素单元3时，数据线2的驱动信号恰好到达A位置的像素单元3，从而使得A位置的像素单元3可正常显示画面，因而与现有技术中无法正常显示的像素单元3的数量相比，本发明中无法正常显示的像素单元3的数量明显减少，因而可改善显示装置不能正常显示画面的问题。
需要说明的是，“至少一个第一导电结构6”可为，一个第一导电结构6或者多个第一导电结构6。如图4所示，当阵列基板包括一个第一导电结构6时，“第一导电结构6通过第一过孔7与栅线1电连接”可为，第一导电结构6通过第一过孔7与多条栅线1中的一条栅线1电连接。当阵列基板包括多个第一导电结构6时，“第一导电结构6通过第一过孔7与栅线1电连接”可为，如图5所示，在栅线1的延伸方向上，多个第一导电结构6分别通过多个第一过孔7与多条栅线1中的一条栅线1电连接；还可为，如图6所示，将多个第一导电结构6按照栅线1的数量分为多组，每组均包括特定数量的第一导电结构6，每组所包括的第一导电结构6对应于一条栅线1，在栅线1的延伸方向上，每组所包括的第一导电结构6分别通过多个第一过孔7与一条栅线1电连接；此外，“第一导电结构6通过第一过孔7与栅线1电连接”还可为其他情形，此处不再一一列举。优选地，如图6所示，每组所包括的第一导电结构6对应于一条栅线1，在栅线1的延伸方向上，每组所包括的第一导电结构6分别通过第一过孔7与一条栅线1电连接，此时可使减小每条栅线1的电阻，从而可减小每条栅线1的信号延迟时间，使得无法正常显示的像素单元3的数量进一步减少，进而可改善显示装置不能正常显示画面的问题。
还需说明的是，绝缘层5可为栅绝缘层，也可为其他绝缘层，对此不作具体限定。
在上述实施例中，如图2所示，第一导电结构6在阵列基板上的投影和栅线1在阵列基板上的投影可至少部分交叠，设置在绝缘层5上的第一过孔7至少部分位于该交叠区域内，第一导电结构6通过第一过孔7与栅线1电连接；此外，第一导电结构6在阵列基板上的投影和栅线1在阵列基板上的投影也可不交叠，此时，第一导电结构6在阵列基板上的投影与栅线1在阵列基板上的投影恰好接触，第一过孔7位于第一导电结构6的上述接触边缘，第一过孔7中可以填充有导电材料，进而第一导电结构6通过第一过孔7中的导电材料与栅线1的边缘接触，从而实现电连接。优选地，如图2所示，第一导电结构6在阵列基板上的投影和栅线1在阵列基板上的投影至少部分交叠，且设置在绝缘层5上的第一过孔7至少部分位于该交叠区域内，与第一导电结构6在阵列基板上的投影和栅线1在阵列基板上的投影不交叠相比，第一导电结构6与栅线1接触面积较大，因而可使第一导电结构6和栅线1的连接更稳定。
进一步地，第一导电结构6在阵列基板上的投影可位于栅线1在阵列基板上的投影内。由于栅线1位于阵列基板的遮光区域，因而第一导电结构6也位于遮光区域，不会影响显示装置的开口率。在上述实施例中，如图2和图3所示，阵列基板还包括薄膜晶体管，该薄膜晶体管包括源极8和漏极9，源极8和漏极9均与第一导电结构6同层设置，且均与第一导电结构6不接触。由于源极8和漏极9与第一导电结构6同层设置，因而可同时形成，从而可减化阵列基板的制作工艺。此外，阵列基板还包括数据线2，第一导电结构6与数据线2也同层设置，因而可同时形成，从而可简化阵列基板的制作工艺。需要说明的是，由于源极8和漏极9均与第一导电结构6不接触，且第一导电结构6在阵列基板上的投影与栅线1在阵列基板上的投影至少部分交叠，因而第一导电结构6需设置在：沿栅线1方向，相邻的两个漏极9之间。
在上述实施例中，如图3所示，薄膜晶体管还包括位于绝缘层5和源极8和漏极9所在膜层之间的有源层10和刻蚀阻挡层11，刻蚀阻挡层11上设置有对应于源极8的第二过孔12和对应于漏极的第三过孔13，源极8和漏极9分别通过第二过孔12和第三孔13与有源层10连接。由于有源层10上设置有刻蚀阻挡层11，因而在有源层10上刻蚀形成源极8和漏极9时，不会刻蚀有源层10，从而不会影响有源层10的性能。
在上述实施例中，如图7和图8所示，阵列基板还包括位于第一导电结构6所在膜层上的钝化层14，以及位于钝化层14上的至少一个第二导电结构15，钝化层14上设置有对应于第二导电结构15的至少两个第四过孔16，第二导电结构15通过第四过孔16与第一导电结构6电连接。
阵列基板工作时，由于第二导电结构15通过至少两个第四过孔16与第一导电结构6电连接，使得第二导电结构15与栅线1和第一导电结构6组成的结构并联，这相当于为栅线1和第一导电结构6组成的结构并联一个电阻，因而可进一步减小栅线1的电阻值，参见上述第一导电结构6的有益效果可知，增加第二导电结构15可进一步改善显示装置无法正常显示画面的问题。
需要说明的是，同第一导电结构6相类似，“至少一个第二导电结构15”可为，一个第二导电结构15或者多个第二导电结构15。当阵列基板包括一个第二导电结构15时，“第二导电结构15通过第四过孔16与第一导电结构6电连接”可为，一个第二导电结构15通过第四过孔16与一个第一导电结构6电连接；还可为，一个第二导电结构15通过第四过孔16与多个第一导电结构6电连接，示例性地，如图7所示，在栅线1的延伸方向上，一个第二导电结构15分别通过两个第四过孔16与两个第一导电结构6电连接。当阵列基板包括多个第二导电结构15时，“第二导电结构15通过第四过孔16与第一导电结构电连接”可为，在栅线1的延伸方向上，每个第二导电结构15分别与一个第一导电结构6电连接；还可为，如图6所示，在至少一条栅线1的延伸方向上，多个第一导电结构6依次设置，第二导电结构15位于任意相邻的两个第一导电结构6之间，第二导电结构15通过两个第四过孔16分别和与该第二导电结构15相邻的两个第一导电结构6电连接，也即，在栅线1的延伸方向上，第二导电结构15通过第四过孔16将第一导电结构6串接在一起；此外，“第二导电结构15通过第四过孔16与第一导电结构6电连接”还可为其他结构，此处不再一一列举。优选地，在每条栅线1的延伸方向上，多个第一导电结构6依次间隔设置，第二导电结构15位于任意相邻的两个第一导电结构6之间，第二导电结构15通过第四过孔16分别和与该第二导电结构15相邻的两个第一导电结构6电连接，此时，第一导电结构6和第二导电结构15可以覆盖整条栅线，相当于每条栅线1并联多个电阻，使得栅线的电阻进一步减小，可进一步减小每条栅线1的信号延迟时间，从而可使显示装置正常显示画面。
在上述实施例中，如图2和图7所示，阵列基板还包括多条相互平行的数据线2，数据线2可与源极8和漏极9同层设置，此时，数据线2、源极8和漏极9可同时形成，从而可简化阵列基板的制作工艺；如图2所示，栅线1和数据线2可围成多个像素单元3，薄膜晶体管设置在像素单元3内，相应地，薄膜晶体管包括的源极8和漏极9设置在像素单元3内。
此外，如图7所示，第一导电结构6也设置在像素单元3内，第一导电结构6与像素单元3一一对应，第二导电结构15设置在任意相邻的两个像素单元3之间。如此设计，与一个像素单元3内设置有多个第一导电结构6相比，第一导电结构6与像素单元3一一对应，可减少工艺复杂度，此外，第二导电结构15设置在任意相邻的两个像素单元3之间，可使在栅线1的、未被第一导电结构6覆盖的位置处并联第二导电结构15，从而使整条栅线1均并联有导电结构，进而可减小栅线1的电阻。因此，如此设计既可以减少工艺复杂度，又可以减小栅线1的电阻使显示装置正常显示画面。
在上述实施例中，如图7所示，第二导电结构15在阵列基板上的投影与第一导电结构6在阵列基板上的投影可至少部分交叠，设置在钝化层14上的第四过孔16位于该交叠区域内，第二导电结构15通过第四过孔16与第一导电结构6电连接；此外，第二导电结构15在阵列基板上的投影和第一导电结构6在阵列基板上的投影也可不交叠，此时，第二导电结构15在阵列基板上的投影和第一导电结构6在阵列基板上的投影恰好接触，第四过孔16位于第二导电结构15的上述接触边缘，第四过孔16中可以填充导电材料，第二导电结构15通过第四过孔16中的导电材料与第一导电结构6的边缘接触，从而实现电连接。优选地，如图7所示，第二导电结构15在阵列基板上的投影和第一导电结构6在阵列基板上的投影至少部分交叠，与第二导电结构15在阵列基板上的投和第一导电结构6在阵列基板上的投影不交叠相比，第二导电结构15与第一导电结构6的接触面积较大，因而可使第二导电结构15与第一导电结构6的连接更稳定。
在上述实施例中，阵列基板还包括与栅线1同层设置的栅极，第二导电结构15在阵列基板上的投影和栅极在阵列基板上的投影可至少部分交叠。其中，上述栅极也包含在薄膜晶体管中。由于第二导电结构15与第一导电结构6电连接，第一导电结构6与栅线1电连接，因而第二导电结构15与栅线1电连接，此外，由于栅线1与栅极连接，因而，第二导电结构15上所加载的信号与栅极上所加载的栅极信号相同；另外，由于第二导电结构15在阵列基板上的投影和栅极在阵列基板上的投影至少部分交叠，而在薄膜晶体管中，栅极在阵列基板上的投影与有源层10在阵列基板上的投影交叠，因而，第二导电结构15与有源层10至少部分交叠，这使得当在第二导电结构15和栅极上加载栅极信号时，第二导电结构15和栅极共同驱动有源层10，因而可增加有源层10中的载流子迁移率，提高显示装置的显示性能。
在上述实施例中，阵列基板还包括设置在钝化层14上的像素电极17，第二导电结构15与像素电极17同层同材料设置。如此设计，可使第二导电结构15与像素电极17同时形成，因而可简化阵列基板的制作工艺。
在上述实施例中，由于栅线1具有与其并联的第一导电结构6和第二导电结构15，使得栅线1的电阻较小，此时稍微增加栅线1的电阻不会影响显示画面的显示效果，因而可减小栅线1的宽度，使栅线1的宽度范围在2μm-10μm之间，由于与现有技术中栅线的宽度为20μm以上相比，可减小栅线1的宽度，因而可提高显示装置的开口率。
需要说明的是，如图2所示，当栅线1的宽度减小时，为使第一导电结构6与栅线1电连接更稳定，栅线1在第一过孔7的位置处的宽度比栅线1其他位置处的宽度宽，此时形成的第一过孔7的尺寸较大，因而可使第一导电结构6与栅线1的连接更稳定。同理可知，栅线1在第二过孔16的位置处比栅线1其他位置处的宽度宽。
本发明实施例还提供了一种显示装置，包括上述技术方案所提供的阵列基板。由于该显示装置包括以上技术方案中的阵列基板，因此该显示装置与以上技术方案中的阵列基板具有相同的有益效果，在此不再赘述。
需要说明的是，本发明实施例所提供的显示装置可为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。
实施例二
本发明实施例提供了一种阵列基板的制作方法，如图9所示，该方法包括：
S901、形成栅金属层，经过构图工艺形成包括栅线的图形。示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法形成一层栅金属层，在栅金属层上涂覆光刻胶，使用具有栅线的图形的掩膜板遮盖涂覆有光刻胶的栅金属层，经过曝光、显影、刻蚀等步骤后，形成包括栅线的图形。
S902、在栅线所在膜层上形成绝缘层，经过构图工艺在绝缘层上形成对应于第一导电结构的至少两个第一过孔。示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法，在栅线所在膜层上，形成一层绝缘层，然后，通过构图工艺使绝缘层上形成对应于第一导电结构的至少两个第一过孔。
S903、在绝缘层上形成第一导电层，经过构图工艺形成包括第一导电结构的图形，其中，第一导电结构通过第一过孔与栅线电连接。示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法形成一层第一导电层，在第一导电层上涂覆光刻胶，使用具有第一导电结构的图形的掩膜板遮盖涂覆有光刻胶的栅极层，经过曝光、显影、刻蚀等步骤后，形成包括第一导电结构的图形。
由于第一导电结构通过至少两个第一过孔与栅线电连接，使得第一导电结构与栅线并联，这相当于为栅线并联一个电阻，因而可减小栅线的电阻值，并且，根据电阻值与信号延时时间的关系式可知，电阻值与信号延迟时间呈正比，因而减小栅线的电阻值可减小栅线的信号延迟时间，使现有技术中无法正常显示的部分像素单元正常显示，与现有技术中无法正常显示的像素单元的数量相比，本发明中无法正常显示的像素单元的数量明显减少，因而可改善显示装置不能正常显示画面的问题。
在上述实施例中，在S903之前，阵列基板的制作方法还包括：在绝缘层上形成有源层膜层，经过构图工艺，形成包括有源层的图形；在有源层所在膜层上形成刻蚀阻挡层，经过构图工艺，在刻蚀阻挡层上形成对应于源极的第二过孔和对应于漏极的第三过孔；通过一次构图工艺同时形成第一导电结构的图形和源极和漏极的图形；其中，源极和漏极分别通过第二过孔和第三过孔与有源层电连接。
在上述实施例中，在S903之后，阵列基板的制作方法还包括：在第一导电结构所在膜层上，形成钝化层，经过构图工艺形成对应于第二导电结构的至少两个第二过孔，示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法，在第一导电结构所在膜层上，形成一层钝化层，然后，通过构图工艺使钝化层上形成对应于第二导电结构的至少两个第二过孔；在钝化层上形成第二导电层，经过构图工艺形成包括第二导电结构的图形，第二导电结构通过第二过孔与第一导电结构电连接，示例性地，通过等离子增强化学气相沉积、溅射或者热蒸发等方法形成一层第二导电层，在第二导电层上涂覆光刻胶，使用具有第二导电结构的图形的掩膜板遮盖涂覆有光刻胶的栅极层，经过曝光、显影、刻蚀等步骤后，形成包括第二导电结构的图形。
由于第二导电结构通过至少两个第二过孔与第一导电结构电连接，使得第二导电结构与栅线和第一导电结构组成的结构并联，这相当于为栅线和第一导电结构组成的结构并联一个电阻，因而可进一步减小栅线的电阻值，并且参见第一导电结构的制作方法的有益效果可知，制作形成第二导电结构，可使显示装置正常显示画面。
在上述实施例中，在形成栅线的同时，阵列基板的制作方法还包括：形成栅极，第二导电结构在阵列基板上的投影与栅极在阵列基板上的投影至少部分交叠。如此设计，可使第二导电结构和栅极共同驱动有源层，因而可增加有源层中的载流子迁移率，提高显示装置的显示性能。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种阵列基板，包括多条相互平行的栅线，其特征在于，所述阵列基板还包括位于所述多条栅线所在膜层上的绝缘层，以及位于所述绝缘层上的至少一个第一导电结构，所述绝缘层上设置有对应于所述第一导电结构的至少两个第一过孔，所述第一导电结构通过所述第一过孔与所述栅线电连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一导电结构在所述阵列基板上的投影与所述栅线在所述阵列基板上的投影至少部分交叠，所述第一过孔位于所述交叠区域内。
3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括薄膜晶体管，所述薄膜晶体管包括源极和漏极，所述源极和漏极均与所述第一导电结构同层设置，且均与所述第一导电结构不接触。
4.根据权利要求3所述的阵列基板，其特征在于，所述薄膜晶体管还包括位于所述绝缘层和所述源极和漏极所在膜层之间的有源层和刻蚀阻挡层，所述刻蚀阻挡层上设置有对应于所述源极的第二过孔和对应于所述漏极的第三过孔，所述源极和所述漏极分别通过所述第二过孔和所述第三过孔与所述有源层电连接。
5.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述阵列基板还包括位于所述第一导电结构所在膜层上的钝化层，以及位于所述钝化层上的至少一个第二导电结构，所述钝化层上设置有对应于所述第二导电结构的至少两个第四过孔，所述第二导电结构通过第四过孔与所述第一导电结构电连接。
6.根据权利要求5所述的阵列基板，其特征在于，在每条所述栅线的延伸方向上，多个所述第一导电结构依次间隔设置，所述第二导电结构位于任意相邻的两个第一导电结构之间，所述第二导电结构通过所述第四过孔分别和与该第二导电结构相邻的两个第一导电结构电连接。
7.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括多条相互平行的数据线，所述栅线和所述数据线围成多个像素单元，所述第一导电结构设置在所述像素单元内，且所述第一导电结构与所述像素单元一一对应，所述第二导电结构设置在任意相邻的两个所述像素单元之间。
8.根据权利要求5所述的阵列基板，其特征在于，所述第二导电结构在所述阵列基板上的投影与所述栅线在所述阵列基板上的投影至少部分交叠，所述第四过孔位于所述交叠区域内。
9.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括与所述栅线同层设置的栅极，所述第二导电结构在所述阵列基板上的投影与所述栅极在所述阵列基板上的投影至少部分交叠。
10.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括设置在所述钝化层上的像素电极，所述第二导电结构与所述像素电极同层同材料设置。
11.根据权利要求5所述的阵列基板，其特征在于，所述栅线的宽度范围为2μm-10μm。
12.一种显示装置，其特征在于，包括如权利要求1-11任一项所述的阵列基板。
13.一种阵列基板的制作方法，其特征在于，包括：
形成栅金属层，经过构图工艺形成包括栅线的图形；
在所述栅线所在膜层上形成绝缘层，经过构图工艺在所述绝缘层上形成对应于第一导电结构的至少两个第一过孔；
在所述绝缘层上形成第一导电层，经过构图工艺形成包括所述第一导电结构的图形，其中，所述第一导电结构通过所述第一过孔与所述栅线电连接。
14.根据权利要求13所述的阵列基板的制作方法，其特征在于，在形成所述第一导电层之前，所述方法还包括：
在所述绝缘层上形成有源层膜层，经过构图工艺，形成包括有源层的图形；
在所述有源层所在膜层上形成刻蚀阻挡层，经过构图工艺，在所述刻蚀阻挡层上形成对应于源极的第二过孔和对应于漏极的第三过孔；
通过一次构图工艺同时形成第一导电结构的图形和源极和漏极的图形；
其中，所述源极和所述漏极分别通过所述第二过孔和所述第三过孔与所述有源层电连接。
15.根据权利要求13或14所述的阵列基板的制作方法，其特征在于，在形成第一导电结构之后，所述方法还包括：
在所述第一导电结构所在膜层上，形成钝化层，经过构图工艺形成对应于第二导电结构的至少两个第四过孔；
在所述钝化层上形成第二导电层，经过构图工艺形成包括第二导电结构的图形，所述第二导电结构通过所述第四过孔与所述第一导电结构电连接。
16.根据权利要求15所述的阵列基板的制作方法，其特征在于，在形成栅线的同时，所述方法还包括：
形成栅极，所述第二导电结构在所述阵列基板上的投影与所述栅极在所述阵列基板上的投影至少部分交叠。
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