CN111312730A - 阵列基板、显示面板 - Google Patents

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Abstract

本公开提供了一种阵列基板、显示面板，属于显示技术领域。该阵列基板包括衬底基板、第一栅极层和第二栅极层。其中，第一栅极层设于所述衬底基板的一侧；所述第一栅极层包括多个第一栅极引线；第二栅极层设于所述第一栅极层远离所述衬底基板的一侧；所述第二栅极层包括多个第二栅极引线；所述多个第一栅极引线中的至少一个和所述多个第二栅极引线中的至少一个电连接。该阵列基板能够提高驱动信号在引线不同位置处的均一性。

Description

阵列基板、显示面板
技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板、显示面板。
背景技术
AMOLED(Active Matrix/Organic Light Emitting Diode，有源矩阵有机发光二极体)显示器件具有广色域、高对比度、超薄、可弯曲性及能耗低等诸多优点，被业界一致认为在未来的持续时间内将占据高端屏的主要地位。
发明内容
本公开的目的在于提供一种阵列基板、显示面板，提高驱动信号在引线不同位置处的均一性。
为实现上述发明目的，本公开采用如下技术方案：
根据本公开的第一个方面，提供一种阵列基板，包括：
衬底基板；
第一栅极层，设于所述衬底基板的一侧；所述第一栅极层包括多个第一栅极引线；
第二栅极层，设于所述第一栅极层远离所述衬底基板的一侧；所述第二栅极层包括多个第二栅极引线；
所述多个第一栅极引线中的至少一个和所述多个第二栅极引线中的至少一个电连接。
在本公开的一种示例性实施例中，所述多个第一栅极引线和所述多个第二栅极引线一一对应，任一所述第一栅极引线与对应的所述第二栅极引线之间，通过多个导电结构电连接。
在本公开的一种示例性实施例中，所述阵列基板还包括第一栅级绝缘层，所述第一栅极绝缘层位于所述第一栅极层和所述第二栅极层之间；所述第一栅极绝缘层具有多个过孔，所述导电结构通过所述多个过孔电连接所述第一栅极引线和所述第二栅极引线。
在本公开的一种示例性实施例中，所述第一栅极引线和所述第二栅极引线平行设置。
在本公开的一种示例性实施例中，所述第二栅极引线在所述衬底基板上的正投影，位于所述第一栅极引线在所述衬底基板上的正投影内。
在本公开的一种示例性实施例中，任一所述第一栅极引线被分割为多个第一栅极引线段，与所述第一栅极引线对应设置的所述第二栅极引线被分割为与多个所述第一栅极引线段一一对应设置的多个第二栅极引线段；
相邻设置的两个所述第一栅极引线段的相邻两端、两个所述第一栅极引线段对应的两个所述第二栅极引线段的相邻两端通过同一所述导电结构电连接。
在本公开的一种示例性实施例中，所述阵列基板还包括：
第一层间电介质层，设于所述第二栅极层远离所述衬底基板的一侧；
源漏引线层，设于所述第一层间电介质层远离所述衬底基板的一侧；所述导电结构设于所述源漏引线层并贯穿所述第一层间电介质层和所述第二栅极层。
在本公开的一种示例性实施例中，所述第二栅极层还包括第三栅极引线，所述第三栅极引线与所述第二栅极引线平行，所述第三栅极引线用于向所述阵列基板输入驱动信号。
在本公开的一种示例性实施例中，所述导电结构靠近所述衬底基板的一端，位于所述衬底基板与所述第一栅极层之间。
在本公开的一种示例性实施例中，所述阵列基板还包括：
第一源漏引线层，设于所述第二栅极层远离所述衬底基板的一侧；所述第一源漏引线层包括多个第一源漏引线，
第二层间电介质层，设于所述第一源漏引线层远离所述衬底基板的一侧；
第二源漏引线层，设于所述第二层间电介质层远离所述衬底基板的一侧；所述第二源漏引线层包括与多个所述第一源漏引线一一对应的多个第二源漏引线；
任一所述第一源漏引线与对应的所述第二源漏引线之间，通过多个贯穿所述第二层间电介质层的导电结构电连接。
根据本公开的第二个方面，提供一种显示面板，包括上述的阵列基板。
本公开提供的阵列基板中，第一栅极引线和第二栅极引线电连接，进而降低了第一栅极引线和第二栅极引线并联而形成的栅极引线的电阻，能够降低栅极引线的寄生电阻效应，使得栅极引线在传输信号时充放电时间趋于一致，避免了因寄生电阻效应而导致阵列基板的不同驱动电路中薄膜晶体管开关时间不一致、存储电容充放电时间不一致等问题，提高驱动信号在第一栅极引线不同位置的均一性，进而改善阵列基板的显示效果，尤其是改善较大尺寸的显示面板在显示低灰阶画面时的显示效果。不仅如此，第一栅极引线和第二栅极引线电连接，可以有效降低第一栅极引线、第二栅极引线的厚度，避免第一栅极引线和第二栅极引线因厚度较大而产生的膜层断裂、翘曲等不良。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1是本公开一种实施方式的阵列基板的结构示意图。
图2是本公开一种实施方式的阵列基板的结构示意图。
图3是本公开一种实施方式的有源层的结构示意图。
图4是本公开一种实施方式的第一栅极层的结构示意图。
图5是本公开一种实施方式的第二栅极层的结构示意图。
图6是本公开一种实施方式的源漏引线层的结构示意图。
图7是本公开一种实施方式的有源层、第一栅极层、第二栅极层和源漏引线层的层叠结构示意图。
图8是本公开一种实施方式的形成第一层间电介质材料层的结构示意图。
图9是本公开一种实施方式的形成连接过孔的结构示意图。
图10是本公开一种实施方式的像素驱动电路的等效电路图。
图11是本公开一种实施方式的阵列基板的结构示意图。
图12是本公开一种实施方式的阵列基板的制备方法的流程示意图。
图中主要元件附图标记说明如下：
100、衬底基板；200、有源层；211、第一沟道区；212、第二沟道区；213、第三沟道区；214、第四沟道区；215、第五沟道区；216、第六沟道区；217、第七沟道区；221、第一导电段；222、第二导电段；223、第三导电段；224、第四导电段；225、第五导电段；226、第六导电段；227、第七导电段；231、有源层第一过孔区；232、有源层第二过孔区；233、有源层第三过孔区；236、有源层第六过孔区；237、有源层第七过孔区；310、第二栅极绝缘层；320、第一栅极绝缘层；330、第一层间电介质层；331、第一层间电介质材料层；340、第二层间电介质层；350、连接过孔；400、第一栅极层；410、第一栅极引线；4101、第一栅极引线段；411、第一扫描引线；4111、第一扫描引线段；412、第一使能引线；4121、第一使能引线段；413、第一复位引线；4131、第一复位引线段；420、第一隔断区；430、存储电容的第一电极板；441、第一引线区；442、第二引线区；444、第四引线区；445、第五引线区；446、第六引线区；447、第七引线区；455、栅极层第五过孔区；500、第二栅极层；510、第二栅极引线；5101、第二栅极引线段；511、第二扫描引线；5111、第二扫描引线段；512、第二使能引线；5121、第二使能引线段；513、第二复位引线；5131、第二复位引线段；520、第三栅极引线；530、第二隔断区；540、存储电容的第二电极板；554、栅极层第四过孔区；558、栅极层第八过孔区；559、栅极层第九过孔区；560、辅助电极板；600、源漏引线层；610、导电结构；620、源漏引线；621、数据引线；622、电压引线；6231、第一连接引线；6232、第二连接引线；6233、第三连接引线；631、源漏第一过孔区；632、源漏第二过孔区；633、源漏第三过孔区；634、源漏第四过孔区；635、源漏第五过孔区；636、源漏第六过孔区；637、源漏第七过孔区；638、源漏第八过孔区；639、源漏第九过孔区；710、第一源漏引线层；720、第二源漏引线层；A、像素驱动电路。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。
在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
相关技术中，较大尺寸的AMOLED显示面板，由于信号线的长度尺寸增加，其电阻也将会增大。举例而言，折叠显示屏的尺寸通常在7Inch～9Inch之间，长度尺寸在100mm～180mm之间，这就使得栅极信号线的长度也在100mm～180mm之间，其理论的电阻达到2.5kΩ～4.5kΩ。这导致栅极信号线的寄生电阻效应增强，在低灰阶时，显示面板的Mura不良、色彩不良(如发绿、发红)等会变得尤其突出。
本公开提供一种阵列基板，如图1和图2所示，该阵列基板包括依次层叠的衬底基板100、第一栅极层400和第二栅极层500，其中，
第一栅极层400设于衬底基板100的一侧；第一栅极层400包括多个第一栅极引线410；第二栅极层500设于第一栅极层400远离衬底基板100的一侧；第二栅极层500包括多个第二栅极引线510；多个第一栅极引线410中的至少一个与多个第二栅极引线510中的至少一个电连接。
本公开提供的阵列基板中，第一栅极引线410和第二栅极引线510电连接，进而降低了第一栅极引线410和第二栅极引线510并联而形成的栅极引线的电阻，能够降低栅极引线的寄生电阻效应，使得栅极引线在传输信号时充放电时间趋于一致，避免了因寄生电阻效应而导致阵列基板的不同驱动电路中薄膜晶体管开关时间不一致、存储电容充放电时间不一致等问题，提高驱动信号在第一栅极引线410不同位置的均一性，进而改善阵列基板的显示效果，尤其是改善较大尺寸的显示面板在显示低灰阶画面时的显示效果。不仅如此，第一栅极引线410和第二栅极引线510电连接，可以有效降低第一栅极引线410、第二栅极引线510的厚度，避免第一栅极引线410和第二栅极引线510因厚度较大而产生的膜层断裂、翘曲等不良。
下面结合附图对本公开实施方式提供的阵列基板的各部件进行详细说明：
衬底基板100可以为无机材料的衬底基板100，也可以为有机材料的衬底基板100。举例而言，在本公开的一种实施方式中，衬底基板100的材料可以为钠钙玻璃(soda-limeglass)、石英玻璃、蓝宝石玻璃等玻璃材料，或者可以为不锈钢、铝、镍等金属材料。在本公开的另一种实施方式中，衬底基板100的材料可以为聚甲基丙烯酸甲酯(Polymethylmethacrylate，PMMA)、聚乙烯醇(Polyvinyl alcohol，PVA)、聚乙烯基苯酚(Polyvinylphenol，PVP)、聚醚砜(Polyether sulfone，PES)、聚酰亚胺、聚酰胺、聚缩醛、聚碳酸酯(Poly carbonate，PC)、聚对苯二甲酸乙二酯(Polyethylene terephthalate，PET)、聚萘二甲酸乙二酯(Polyethylene naphthalate，PEN)或其组合。衬底基板100也可以为柔性衬底基板100，举例而言，在本公开的一种实施方式中，衬底基板100的材料可以为聚酰亚胺(polyimide，PI)。衬底基板100还可以为多层材料的复合，举例而言，在本公开的一种实施方式中，衬底基板100可以包括依次层叠设置的底膜层(Bottom Film)、压敏胶层、第一聚酰亚胺层和第二聚酰亚胺层。
如图1和图2所示，第一栅极层400设于衬底基板100的一侧，且第一栅极层400包括多个第一栅极引线410。第一栅极引线410用于向阵列基板的像素驱动电路输入驱动信号，例如用于输入复位信号、扫描信号或者使能信号等。举例而言，如图4所示，在一实施方式中，第一栅极层400设置有三种第一栅极引线410：第一扫描引线411、第一使能引线412和第一复位引线413，其中，第一扫描引线411用于向像素驱动电路A输入扫描信号(Gate)，第一复位引线413用于向像素驱动电路A输入复位信号(Reset)，第一使能引线412用于向像素驱动电路A输入使能信号(EM，Emission)。
第一栅极引线410可以为一层导电材料，也可以为多层导电材料的层叠。举例而言，在本公开的一种实施方式中，第一栅极引线410可以包括依次层叠的第一导电材料层、第二导电材料层和第一导电材料层，即呈现三明治结构。其中，第一导电材料层可以选用耐腐蚀的金属或者合金，例如可以选用钼；第二导电材料层可以选用高导电率的金属或者合金，例如可以选用铜、铝、银等。再举例而言，在本公开的另一种实施方式中，第一栅极引线410可以包括一层导电材料，例如第一栅极引线410的材料可以为钼。第一栅极引线410的厚度可以为100～300nm，优选地，可以为200nm。
可以通过光刻工艺制备第一栅极引线410。举例而言，可以先在衬底基板100的一侧通过沉积形成第一栅极材料层，然后对第一栅极材料层进行图案化，进而获得所需的第一栅极层400。
可选地，第二栅极层500设于第一栅极层400远离衬底基板100的一侧，可以设置有与多个第一栅极引线410一一对应的多个第二栅极引线510。如图1和图2所示，任意一个第一栅极引线410与对应的第二栅极引线510之间，可以通过多个导电结构610电连接。如此，任意一个第一栅极引线410与对应的第二栅极引线510之间并联电连接。
举例而言，如图5所示，在本公开的一种实施方式中，第二栅极层500形成有作为第二栅极引线510的第二扫描引线511、第二使能引线512和第二复位引线513，第二扫描引线511与第一扫描引线411对应设置，第二使能引线512与第一使能引线412对应设置，第二复位引线513与第一复位引线413对应设置。参见图4、图5和图7，第二扫描引线511与第一扫描引线411之间通过多个导电结构610电连接；第二使能引线512与第一使能引线412之间通过多个导电结构610电连接；第二复位引线513与第一复位引线413之间通过多个导电结构610电连接。
第二栅极引线510可以为一层导电材料，也可以为多层导电材料的层叠。举例而言，在本公开的一种实施方式中，第二栅极引线510可以包括依次层叠的第一导电材料层、第二导电材料层和第一导电材料层，即呈现三明治结构。其中，第一导电材料层可以选用耐腐蚀的金属或者合金，例如可以选用钼；第二导电材料层可以选用高导电率的金属或者合金，例如可以选用铜、铝、银等。再举例而言，在本公开的另一种实施方式中，第二栅极引线510可以包括一层导电材料，例如第二栅极引线510的材料可以为钼。第二栅极引线510的厚度可以为100～300nm，优选地，可以为200nm。
优选地，第二栅极引线510和第一栅极引线410的厚度和材料相同。
优选地，第二栅极引线510用于与第一栅极引线410一一对应的并联设置(电连接)，可以降低第一栅极引线410上的信号延迟和寄生电阻效应。不仅如此，由于第一栅极引线410和第二栅极引线510并联设计以降低寄生电阻效应，因此第一栅极引线410的等效厚度增大，可以降低第一栅极引线410的方阻，进而节省第一栅极引线410的宽度，不仅可以节省布线空间而且便于提高阵列基板的像素密度。
可选地，如图4、图5和图7所示，第一栅极引线410和第二栅极引线510平行设置。换言之，相互对应的第一栅极引线410和第二栅极引线510的延伸方向可以相同，尤其是第一栅极引线410和第二栅极引线510可以在空间上交叠设置。如此，导电结构610可以方便的连接第一栅极引线410和第二栅极引线510，并可以避免第二栅极引线510与其他结构产生空间上的竞争。
在本公开的一种实施方式中，第二栅极引线510在衬底基板100上的正投影，位于第一栅极引线410在衬底基板100上的正投影内。
在本公开的一种实施方式中，如图4所示，任意一个第一栅极引线410可以设置有多个第一隔断区420；如图4和图1所示，各个第一隔断区420使得任一第一栅极引线410被分割为多个第一栅极引线段4101。如图5和图1所示，任一第二栅极引线510设置有多个第二隔断区530，各个第二隔断区530使得任一第二栅极引线510被分割为多个第二栅极引线段5101；各个第二隔断区530与各个第一隔断区420一一对应设置，且各个第一栅极引线段4101与各个第二栅极引线段5101一一对应设置。其中，第一隔断区420在衬底基板100上的正投影，与对应的第二隔断区530在衬底基板100上的正投影至少部分重合。第一栅极引线段4101在衬底基板100上的正投影，与对应的第二栅极引线510在衬底基板100上的正投影至少部分重合。相邻设置的两个第一栅极引线段4101的相邻两端、两个第一栅极引线段4101对应的两个第二栅极引线段5101的相邻两端通过同一导电结构610电连接。
可选地，任意一个第二栅极引线段5101在衬底基板100上的正投影，位于对应的第一栅极引线段4101在衬底基板100上的正投影内。进一步可选地，在本公开的一种实施方式中，任意一个第二栅极引线段5101与对应的第一栅极引线段4101的宽度相同，且任意一个第二栅极引线段5101的长度不大于与对应的第一栅极引线段4101的长度。
可选地，如图5所示，第二栅极层500还可以包括第三栅极引线520，第三栅极引线520用于向阵列基板输入驱动信号，例如向阵列基板的像素驱动电路A输入初始信号(Vinit)。如此，可以在制备第三栅极引线520的同时制备第二栅极引线510，无需为了增加第二栅极引线510而引入额外的工序，实现不增加工序、仅改变制备第二栅极层500所需的掩膜板而实现第二栅极引线510的制备的目的，降低阵列基板的制备成本。
优选地，第三栅极引线520与第二栅极引线510平行。
如图1和图2所示，本公开的阵列基板还可以设置有第一栅极绝缘层320，第一栅极绝缘层320设于第一栅极层400远离衬底基板100的一侧，位于第一栅极层400和第二栅极层500之间。第一栅极绝缘层320的材料可以为无机绝缘材料，也可以为有机绝缘材料。在本公开的一种实施方式中，第一栅极绝缘层320的材料可以为氧化硅、氮化硅或者氮氧化硅。
可以通过沉积的方法形成第一栅极绝缘层320，例如可以通过气相化学沉积的方法形成一层氧化硅层作为第一栅极绝缘材料层，第一栅极绝缘材料层图案化之后可以形成第一栅极绝缘层320。
可选地，如图1和图2所示，第一栅极绝缘层320具有多个过孔，导电结构610通过多个过孔电连接第一栅极引线410和第二栅极引线510。
在本公开的一种实施方式中，可以通过如下方法制备导电结构610：如图9所示，先形成多个贯穿第一栅极绝缘层320的连接过孔350，各个连接过孔350与各个第一隔断区420一一对应设置，亦即各个连接过孔350与各个第二隔断区530一一对应设置。其中，任一连接过孔350暴露位于同一第一栅极引线410上相邻设置的两个第一栅极引线段4101的两端，且暴露同一第二栅极引线510上相邻设置的两个第二栅极引线段5101的两端。换言之，一第一栅极引线410被一第一隔断区420分割而形成的两端、该第一栅极引线410对应的第二栅极引线510被该第一隔断区420对应的第二隔断区530分割而形成的两端，均被该第一隔断区420所对应的连接过孔530暴露。然后，可以通过导电材料填充或者覆盖各个连接过孔530，进而使得任一连接过孔530中暴露的四个端部通过导电材料相互电连接，该连接过孔530内的导电材料即形成本公开的导电结构610。
如图2所示，阵列基板还可以包括第一层间电介质层330和源漏引线层600；第一层间电介质层330设于第二栅极层500远离衬底基板100的一侧；源漏引线层600设于第一层间电介质层330远离衬底基板100的一侧；导电结构610设于源漏引线层600并贯穿第一层间电介质层330、第二栅极层500和第一栅极绝缘层320。如此，可以通过改变源漏引线层600的掩膜板图案，实现同时制备各个导电结构610和源漏引线层600的其他结构的目的，无需增加额外的工序，进而降低阵列基板的制备成本。
在本公开的一种实施方式中，如图8和图9所示，在形成第一栅极绝缘层320时，在形成第二栅极层500之前可以不对第一栅极绝缘层320进行图案化。在形成第二栅极层500后，可以在第二栅极层500远离衬底基板100的一侧形成第一层间电介质材料层331，然后通过光刻工艺实现对第一层间电介质材料层331的图案化以制备第一层间电介质层330，且在刻蚀时，同时形成贯穿第一栅极绝缘层320的连接过孔350以暴露各个第一隔断区420和各个第二隔断区530，即第一栅极绝缘层320的图案化和第一层间电介质层330的图案化通过同一光刻工艺同步完成，可以避免分步图案化带来的工序增多、成本增高。在第一栅极绝缘层320的图案化和第一层间电介质层330的图案化完成后，可以在第一层间电介质层330远离衬底基板100的一侧沉积一层金属材料作为源漏金属材料层，该源漏金属材料层覆盖当前基板远离衬底基板100的整个表面，因此将会覆盖各个连接过孔350并进而使得同一连接过孔350所暴露的各个第一栅极引线段4101和第二栅极引线段5101相互连接。再对该源漏金属材料层进行图案化，进而形成包含有各个导电结构610的源漏引线层600，如此，如图2所示，该各个导电结构610设于源漏引线层600并贯穿第一层间电介质层330、第二栅极层500和第一栅极绝缘层320。
优选地，连接过孔350的孔径可以不大于4微米，例如连接过孔350的孔径(CD)可以为2微米±2微米。优选地，连接过孔350的孔径(CD)可以为2微米。
优选地，导电结构610靠近衬底基板100的一端，位于第一栅极层400和衬底基板100之间，以保证导电结构610穿过第一栅极层400，进而保证导电结构610能够与第一栅极层400稳定连接。
可以理解的是，如图2所示，源漏引线层600可以包括有导电结构610、源漏引线620和其他由源漏金属材料层制备而成的源漏层结构。举例而言，如图6所示，源漏引线层600可以包括作为源漏引线620的数据引线621、电压引线622等结构。
可选地，在本公开的另一种实施方式中，如图11(未示出第一栅极层400)所示，该阵列基板还可以包括第一源漏引线层710、第二层间电介质层340和第二源漏引线层720，其中，
第一源漏引线层710设于第二栅极层500远离衬底基板100的一侧；第一源漏引线层710包括多个第一源漏引线，第二层间电介质层340设于第一源漏引线层710远离衬底基板100的一侧；
第二源漏引线层720设于第二层间电介质层340远离衬底基板100的一侧；第二源漏引线层720包括与多个第一源漏引线一一对应的多个第二源漏引线；任一第一源漏引线与对应的第二源漏引线之间，通过多个贯穿第二层间电介质层340的导电结构610电连接。
本公开提供的阵列基板中，第一源漏引线和第二源漏引线并联电连接，因此还可以降低第一源漏引线上的寄生电阻效应，降低数据信号、电压信号等在第一源漏引线上的延迟和压降，改善阵列基板的显示效果，尤其是改善较大尺寸的显示面板在显示低灰阶画面时的显示效果。不仅如此，第一源漏引线和第二源漏引线并联电连接，这相当于降低了第一源漏引线的方阻，便于减小第一源漏引线的宽度，提高第一源漏引线的布线密度，提高阵列基板的像素密度。而且，由于第一源漏引线和第二源漏引线并联布线，因此可以有效降低第一源漏引线、第二源漏引线的厚度，避免第一源漏引线和第二源漏引线因厚度较大而产生的膜层断裂、翘曲等不良。
可选地，如图11所示，第一源漏引线层710和设于第二栅极层500之间可以设置有第一层间电介质层330，第一源漏引线层710与源漏引线层600可以为同一膜层。
下面，以一种具体的阵列基板作为示例，以进一步地解释和说明本公开的阵列基板的结构、原理和有益效果。
如10所示，该示例性的阵列基板中，任意一个像素驱动电路A可以为7T1C(7个薄膜晶体管，1个存储电容)架构。其中，第三薄膜晶体管T3作为驱动晶体管，其第一端与第五薄膜晶体管T5的第二端电连接，其第二端与第六薄膜晶体管T6的第一端电连接，其控制端与存储电容的第一电极板电连接。第一薄膜晶体管T1的第一端用于加载初始信号(Vinit)，第二端与存储电容Cst的第一电极板电连接，控制端用于加载复位信号(Reset)。第二薄膜晶体管T2的第一端与第三薄膜晶体管T3的第二端电连接，第二端与存储电容Cst的第一电极板电连接，控制端用于加载扫描信号。第四薄膜晶体管T4的第一端用于加载数据信号(Vdata)，第二端与第三薄膜晶体管T3的第一端电连接，控制端用于加载扫描信号。第五薄膜晶体管T5的第一端用于加载第一电压(VDD)，第二端与第三薄膜晶体管T3的第一端电连接，控制端用于加载使能信号(EM，Emission)。第六薄膜晶体管T6的第一端与第三薄膜晶体管T3的第二端电连接，第二端用于与发光单元(OLED)的输入端电连接，控制端用于加载使能信号(EM，Emission)。第七薄膜晶体管T7的第一端用于加载初始信号(Vinit)，第二端用于与发光单元(OLED)的输入端电连接，控制端用于加载复位信号。存储电容的第一电极板与第三薄膜晶体管T3的控制端电连接，第二电极板用于加载第一电压(VDD)。发光单元的输出端用于加载第二电压(VSS)。
如图2所示，该示例性阵列基板可以包括依次层叠设置的衬底基板100、有源层200、第二栅极绝缘层310、第一栅极层400、第一栅极绝缘层320、第二栅极层500、第一层间电介质层330、源漏引线层600、平坦化层(图2中未示出)、有机发光层(图2中未示出)和封装层(图2中未示出)。
有源层200的材料可以为多晶硅，其可以通过掺杂等工艺改变不同位置处的导电性能，进而形成多个沟道区和导电段。举例而言，如图3所示，在任意一个像素驱动电路A中，有源层200可以形成有作为第一薄膜晶体管T1的沟道区的第一沟道区211、作为第二薄膜晶体管T2的沟道区的第二沟道区212、作为第三薄膜晶体管T3的沟道区的第三沟道区213、作为第四薄膜晶体管T4的沟道区的第四沟道区214、作为第五薄膜晶体管T5的沟道区的第五沟道区215、作为第六薄膜晶体管T6的沟道区的第六沟道区216、作为第七薄膜晶体管T7的沟道区的第七沟道区217，以及形成有第一导电段221、第二导电段222、第三导电段223、第四导电段224、第五导电段225、第六导电段226、第七导电段227。其中，第一导电段221连接第四沟道区214第一端，且设置有有源层第一过孔区231；第二导电段222连接第四沟道区214第二端、第五沟道区215第一端、第三沟道区213第一端；第三导电段223连接第五沟道区215第二端，且设置有有源层第六过孔区236；第四导电段224连接第三沟道区213第二端、第六沟道区216第一端、第二沟道区212第二端；第五导电段225连接第六沟道区216第二端、下一像素驱动电路A的第七沟道区217第二端、第二沟道区212第二端，且设置有有源层第七过孔区237；第六导电段226连接第二沟道区212第一端、第一沟道区211第二端，且设置有有源层第三过孔区233；第七导电段227连接第一沟道区211第一端、第七沟道区217第一端，且设置有有源层第二过孔区232。
第二栅极绝缘层310可以形成有暴露有源层第一过孔区231、有源层第二过孔区232、有源层第三过孔区233、有源层第六过孔区236、有源层第七过孔区237的过孔，以使得有源层200能够通过过孔与驱动电路的其他部分电连接。可以理解的是，第二栅极绝缘层310的图案化可以与第一层间电介质层330的图案化同时进行，即可以先形成一覆盖有源层200的第二栅极绝缘材料层，并在第一层间电介质层330图案化时对该第二栅极绝缘材料层进行图案化操作，以形成第二栅极绝缘层310。
如图4所示，第一栅极层400可以形成有多个第一栅极引线410和存储电容的第一电极板430，第一栅极引线410可以包括用于提供扫描信号的第一扫描引线411、用于提供使能信号的第一使能引线412、用于提供复位信号的第一复位引线413。任意一个第一栅极引线410可以设置有一个或者多个第一隔断区420，第一隔断区420使得任意一个第一栅极引线410被分割为多个第一栅极引线段4101。
举例而言，第一栅极层400形成有第一扫描引线411、第一使能引线412和第一复位引线413，第一隔断区420设置于同行相邻的两个像素驱动电路A之间，使得第一扫描引线411、第一使能引线412和第一复位引线413分别被隔断为第一扫描引线段4111、第一使能引线段4121、第一复位引线段4131。如此，在任意一个像素驱动电路A中，第一栅极层400可以形成有第一扫描引线段4111、第一使能引线段4121、第一复位引线段4131和存储电容的第一电极板430。第一复位引线段4131包括第一引线区441和第七引线区447；第一引线区441在有源层200上的正投影与第一沟道区211重合，以作为第一薄膜晶体管T1的栅极；第七引线区447在有源层200上的正投影与第七沟道区217重合，以作为第七薄膜晶体管T7的栅极。第一扫描引线段4111包括第二引线区442和第四引线区444；第二引线区442在有源层200上的正投影与第二沟道区212重合，以作为第二薄膜晶体管T2的栅极；第四引线区444在有源层200上的正投影与第四沟道区214重合，以作为第四薄膜晶体管T4的栅极。第一使能引线段4121包括第五引线区445和第六引线区446；第五引线区445在有源层200上的正投影与第五沟道区215重合，以作为第五薄膜晶体管T5的栅极；第六引线区446在有源层200上的正投影与第六沟道区216重合，以作为第六薄膜晶体管T6的栅极。存储电容的第一电极板430在有源层200上的正投影完全覆盖第三沟道区213，使得存储电容的第一电极板430还可以作为第三薄膜晶体管T3的栅极。存储电容的第一电极板430还设置有栅极层第五过孔区455。
第一栅极绝缘层320可以形成有暴露有源层第一过孔区231、有源层第二过孔区232、有源层第三过孔区233、有源层第六过孔区236、有源层第七过孔区237、栅极层第五过孔区455的过孔，以使得有源层200和第一栅极层400能够通过过孔与驱动电路的其他部分电连接。第一栅极绝缘层320还可以形成有暴露各个第一隔断区420的过孔。可以理解的是，第一栅极绝缘层320的图案化可以与第一层间电介质层330的图案化同时进行，即可以先形成一覆盖第一栅极层400的第一栅极绝缘材料层，并在第一层间电介质层330图案化时对该第一栅极绝缘材料层进行图案化操作，以形成第一栅极绝缘层320。
如图5所示，第二栅极层500可以形成有多个第二栅极引线510、第三栅极引线520和存储电容的第二电极板540，其中，各个第二栅极引线510在衬底基板100上的正投影与各个第一栅极引线410在衬底基板100上的正投影重合，第三栅极引线520用于提供初始信号(Vinit)。任意一个第二栅极引线510可以设置有一个或者多个第二隔断区530，第二隔断区530使得任意一个第二栅极引线510被分割为多个第二栅极引线段5101，各个第二栅极引线段5101在衬底基板100上的正投影与各个第一栅极引线段4101在衬底基板100上的正投影重合。
举例而言，第二栅极层500形成有作为第二栅极引线510的第二扫描引线511、第二使能引线512和第二复位引线513，以及形成有用于提供初始信号的第三栅极引线520和存储电容的第二电极板540。第二隔断区530设置于同行相邻的两个像素驱动电路A之间，且第二隔断区530在衬底基板100上的正投影与第一隔断区420在衬底基板100上的正投影重合。第二隔断区530使得第二扫描引线511、第二使能引线512和第二复位引线513分别被隔断为第二扫描引线段5111、第二使能引线段5121、第二复位引线段5131；如此，在任意一个像素驱动电路A中，第二栅极层500可以形成有第二扫描引线段5111、第二使能引线段5121、第二复位引线段5131、存储电容的第二电极板540和第三栅极引线520。
在同一像素驱动电路A中，第二扫描引线段5111和第一扫描引线段4111在衬底基板100上的正投影重合，第二使能引线段5121和第一使能引线段4121在衬底基板100上的正投影重合，第二复位引线段5131和第一复位引线段4131在衬底基板100上的正投影重合。存储电容的第二电极板540与存储电容的第一电极板430在衬底基板100上的正投影部分重合，且栅极层第五过孔区455在衬底基板100上的正投影位于存储电容的第二电极板540在衬底基板100上的正投影以外；存储电容的第二电极板540设置有栅极层第四过孔区554。第三栅极引线520设置有栅极层第八过孔区558。可选地，第二栅极层500还可以形成有辅助电极板560，辅助电极板560可以设置有栅极层第九过孔区559。
第一层间电介质层330可以形成有暴露有源层第一过孔区231、有源层第二过孔区232、有源层第三过孔区233、有源层第六过孔区236、有源层第七过孔区237、栅极层第五过孔区455、栅极层第四过孔区554、栅极层第八过孔区558、栅极层第九过孔区559和各个第二隔断区530的过孔，以使得有源层200、第一栅极层400和第二栅极层500能够通过过孔与驱动电路的其他部分电连接。可选地，可以先形成一覆盖第二栅极层500的第一层间电介质材料层331，然后在对第一层间电介质材料层331进行图案化操作时，通过控制刻蚀条件达成对第一栅极绝缘材料层和第二栅极绝缘材料层的图案化操作，形成图案化的第一层间电介质层330、第一栅极绝缘层320和第二栅极绝缘层310，如此可以形成贯穿第一层间电介质层330、第二栅极层500和第一栅极绝缘层320的多个连接过孔350，多个连接过孔350与多个第一隔断区420一一对应设置；各个连接过孔350暴露各个第一栅极引线段4101的两端和各个第二栅极引线段5101的两端。
如图6所示，源漏引线层600可以形成有各个导电结构610、数据引线621、电压引线622和连接引线。在形成第一层间电介质层330后，可以先形成覆盖第一层间电介质层330的源漏金属材料层，然后通过对源漏金属材料层进行图案化而获得各个导电结构610、数据引线621、电压引线622和连接引线。其中，各个导电结构610一一对应地覆盖各个连接过孔350，以使得任意一个连接过孔350所暴露的第一栅极引线段4101的两端和第二栅极引线段5101的两端通过对应的导电结构610电连接。
举例而言，在任意一个像素驱动电路A中，源漏引线层600可以形成有数据引线621、电压引线622、3个导电结构610和3个连接引线。其中，如图7所示，3个导电结构610分别覆盖3个连接过孔350，任意一个连接过孔350所暴露的各个第一栅极引线段4101相互电连接。数据引线621设置有源漏第一过孔区631，源漏第一过孔区631与有源层第一过孔区231连接而形成第一金属化过孔。电压引线622设置有源漏第四过孔区634、源漏第六过孔区636和源漏第九过孔区639；源漏第四过孔区634与栅极层第四过孔区554连接而形成第四金属化过孔，源漏第六过孔区636与有源层第六过孔区236连接而形成第六金属化过孔，源漏第九过孔区639与栅极层第九过孔区559连接而形成第九金属化过孔。3个连接引线分别包括第一连接引线6231、第二连接引线6232和第三连接引线6233；其中，第一连接引线6231设置有源漏第八过孔区638和源漏第二过孔区632，源漏第八过孔区638与栅极层第八过孔区558连接而形成第八金属化过孔，源漏第二过孔区632与有源层第二过孔区232连接而形成第二金属化过孔；第二连接引线6232设置有源漏第三过孔区633和源漏第五过孔区635，源漏第三过孔区633与有源层第三过孔区233连接而形成第三金属化过孔，源漏第五过孔区635与栅极层第五过孔区455连接而形成第五金属化过孔；第三连接引线6233设置有源漏第七过孔区637，源漏第七过孔区637与有源层第七过孔区237连接而形成第七金属化过孔，该第三连接引线6233用于与发光层电连接，例如用于与像素电极电连接。
如图12所示，本公开还提供了一种阵列基板的制备方法，该阵列基板的制备方法包括：
步骤S110，提供衬底基板100；
步骤S120，在衬底基板100的一侧形成第一栅极层400，第一栅极层400包括多个第一栅极引线410；
步骤S130，在第一栅极层400远离衬底基板100的一侧形成第二栅极层500，第二栅极层500包括多个第二栅极引线510；多个第一栅极引线410中的至少一个与多个第二栅极引线510中的至少一个并联电连接。
优选地，在步骤S130中，可以在第一栅极层400远离衬底基板100的一侧形成多个第二栅极引线510，多个第二栅极引线510与多个第一栅极引线410一一对应，任意一个第二栅极引线510与对应的第一栅极引线410之间通过多个导电结构610电连接。
优选地，在步骤S120中，可以在衬底基板100的一侧形成多个第一栅极引线410，任一第一栅极引线410设置有多个第一隔断区420，各个第一隔断区420使得任一第一栅极引线410被分割为多个第一栅极引线段4101。
在步骤S130中，可以在第一栅极层400远离衬底基板100的一侧形成多个第二栅极引线510，任一第二栅极引线510设置有多个第二隔断区530，各个第二隔断区530使得任一第二栅极引线510被分割为多个第二栅极引线段5101；各个第二隔断区530与各个第一隔断区420一一对应设置，且各个第一栅极引线段4101与各个第二栅极引线段5101一一对应设置。还可以形成多个导电结构610，使得相邻设置的两个第一栅极引线段4101的相邻两端、两个第一栅极引线段4101对应的两个第二栅极引线段5101的相邻两端通过同一导电结构510电连接。
可选地，阵列基板的制备方法还可以包括：在步骤S120和步骤S130之间，在在第一栅极层400远离衬底基板100的一侧形成第一栅极绝缘层320；
在步骤S130中，可以在第一栅极绝缘层320远离衬底基板100的一侧形成第二栅极层500。然后，如图8所示，在第二栅极层500远离衬底基板100的一侧形成第一层间电介质材料层331。再然后，如图9所示，形成贯穿第一层间电介质材料层331、第二栅极层500和第一栅极绝缘层320的多个连接过孔350，多个连接过孔350与多个第一隔断区420一一对应设置；各个连接过孔350暴露各个第一栅极引线段4101的两端和各个第二栅极引线段5101的两端。再然后，如图2所示，可以在图案化的第一层间电介质材料层331(即第一层间电介质层330)远离衬底基板100的一侧形成源漏引线层600，源漏引线层600包括与各个连接过孔350一一对应地设置的多个导电结构610，任一导电结构610电连接对应的连接过孔350所暴露的相邻设置的两个第一栅极引线段4101的相邻两端和相邻设置的两个第二栅极引线段5101的相邻两端。
本公开提供的阵列基板的制备方法，能够制备出上述阵列基板实施方式所描述的任意一种阵列基板，上述制备方法的原理、细节和效果，已经在上述阵列基板实施方式中进行了详细的介绍和说明，或者可以根据上述阵列基板实施方式中的描述可以推导出来，本公开在此不再赘述。
需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。
本公开实施方式还提供一种显示面板，该显示面板包括上述阵列基板实施方式所描述的任意一种阵列基板。该显示面板可以为LCD显示面板、OLED显示面板、micro-LED显示面板或者其他类型的显示面板。由于该显示面板具有上述阵列基板实施方式所描述的任意一种阵列基板，因此具有相同的有益效果，本公开在此不再赘述。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (11)

1.一种阵列基板，其特征在于，包括：
衬底基板；
第一栅极层，设于所述衬底基板的一侧；所述第一栅极层包括多个第一栅极引线；
第二栅极层，设于所述第一栅极层远离所述衬底基板的一侧；所述第二栅极层包括多个第二栅极引线；
所述多个第一栅极引线中的至少一个和所述多个第二栅极引线中的至少一个电连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述多个第一栅极引线和所述多个第二栅极引线一一对应，任一所述第一栅极引线与对应的所述第二栅极引线之间，通过多个导电结构电连接。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括第一栅级绝缘层，所述第一栅极绝缘层位于所述第一栅极层和所述第二栅极层之间；所述第一栅极绝缘层具有多个过孔，所述导电结构通过所述多个过孔电连接所述第一栅极引线和所述第二栅极引线。
4.根据权利要求1所述的阵列基板，其特征在于，所述第一栅极引线和所述第二栅极引线平行设置。
5.根据权利要求1所述的阵列基板，其特征在于，所述第二栅极引线在所述衬底基板上的正投影，位于所述第一栅极引线在所述衬底基板上的正投影内。
6.根据权利要求1所述的阵列基板，其特征在于，任一所述第一栅极引线被分割为多个第一栅极引线段，与所述第一栅极引线对应设置的所述第二栅极引线被分割为与多个所述第一栅极引线段一一对应设置的多个第二栅极引线段；
相邻设置的两个所述第一栅极引线段的相邻两端、两个所述第一栅极引线段对应的两个所述第二栅极引线段的相邻两端通过同一所述导电结构电连接。
7.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括：
第一层间电介质层，设于所述第二栅极层远离所述衬底基板的一侧；
源漏引线层，设于所述第一层间电介质层远离所述衬底基板的一侧；所述导电结构设于所述源漏引线层并贯穿所述第一层间电介质层和所述第二栅极层。
8.根据权利要求1所述的阵列基板，其特征在于，所述第二栅极层还包括第三栅极引线，所述第三栅极引线与所述第二栅极引线平行，所述第三栅极引线用于向所述阵列基板输入驱动信号。
9.根据权利要求2所述的阵列基板，其特征在于，所述导电结构靠近所述衬底基板的一端，位于所述衬底基板与所述第一栅极层之间。
10.根据权利要求1～9任一项所述的阵列基板，其特征在于，所述阵列基板还包括：
第一源漏引线层，设于所述第二栅极层远离所述衬底基板的一侧；所述第一源漏引线层包括多个第一源漏引线，
第二层间电介质层，设于所述第一源漏引线层远离所述衬底基板的一侧；
第二源漏引线层，设于所述第二层间电介质层远离所述衬底基板的一侧；所述第二源漏引线层包括与多个所述第一源漏引线一一对应的多个第二源漏引线；
任一所述第一源漏引线与对应的所述第二源漏引线之间，通过多个贯穿所述第二层间电介质层的导电结构电连接。
11.一种显示面板，其特征在于，包括权利要求1～10任一项所述的阵列基板。
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