CN1830081A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括基板(1)，和形成在基板(1)上的半导体结构体(2)。半导体结构体具有半导体衬底(4)和形成在半导体衬底(4)上的多个外部连接电极(5、12)。绝缘层(14)围绕着半导体结构体(2)形成在基板(1)上。硬板(15)形成在绝缘层(14)上。互连(19)连接到半导体结构体(2)的外部连接电极(5、12)。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件和制造这种器件的方法。
背景技术
在日本专利申请KOKAI NO.2003-298005中公开的常规半导体器件包括焊球作为具有预定尺寸的半导体芯片外的连接端子。因此，这种半导体器件具有这样的结构，其中半导体芯片在其上表面上具有多个连接焊盘且形成在基板的上表面上。绝缘层围绕着半导体芯片形成在基板的上表面上。上绝缘膜在半导体芯片和绝缘层的上表面上形成，上部互连在上绝缘膜的上表面上形成，以便连接到半导体芯片的连接焊盘，除了用于连接上部互连的焊盘部分以外的部分被最上层的绝缘膜覆盖。焊球分别在上部互连的连接焊盘部分上形成。
例如，上述常规半导体器件的制造过程如下所述。为了增加生产率，多个半导体芯片分离地设置在基板的上表面上，该基板具有能够形成多个完整的半导体器件的面积。绝缘层围绕着半导体芯片形成在基板的上表面上。上绝缘膜在半导体芯片和绝缘层的上表面上形成。上部互连在上绝缘膜的上表面上形成，以便电连接到半导体芯片的连接焊盘。除了用于连接上部互连的焊盘部分以外的部分被最上部绝缘膜覆盖。在上部互连的连接焊盘部分上形成焊球。在半导体芯片之间将基板、绝缘层、上绝缘膜和最上部绝缘膜切开，由此得到多个上述常规半导体器件。
在这种常规的半导体器件制造方法中，通过热硬化和收缩绝缘层形成层基板上表面上围绕着半导体芯片形成绝缘层，该绝缘层形成层由未硬化的树脂例如环氧基树脂和聚酰亚胺基树脂制成。因此，基板很大程度地翘曲，并且这妨碍了后续步骤的执行，降低了后续步骤中的处理精度。例如，当具有能够形成多个完整半导体器件的面积的基板的尺寸为300mm×250mm时，该基板的翘曲量可达到13到15mm。
发明内容
因此，本发明的目的是提供一种能够减少基板翘曲的半导体器件和制造这种器件的方法。
为了达到上述目的，硬板放置在绝缘层形成层上，该绝缘层形成层形成在基板上且由包含至少半硬化树脂或者液体树脂的材料制成，并且通过加热和按压完全硬化绝缘层形成层中的半硬化树脂或者液体树脂来形成绝缘层。
在本发明中，硬板放置在形成在基板上并且包括半硬化树脂或液体树脂的绝缘层形成层上。因此，在这点上，厚度方向上的材料设置基本上是对称的。因此，当施加热和压力的时候，绝缘层形成层在厚度方向上基本上对称地硬化和收缩。因此，可以减少基板的翘曲。
本发明另外的目的和优点将在下面的说明中得到阐述，部分通过说明显而易见或通过本发明实践来了解。本发明的目的和优点可以借助于下文特别指出的手段和组合来实现和获得。
附图简述
所包括的、并且构成了说明书的一部分的附图举例说明了本发明的实施例，并且连同上面的总的描述和下文给出的实施例的详细描述一起用于说明本发明的原理。
图1是根据本发明第一实施例的半导体器件的截面图；
图2是示出在制造如图1所示的半导体器件的方法的一个例子中最初准备的材料的截面图；
图3是图2之后的步骤中的组件的截面图；
图4是图3之后的步骤中的组件的截面图；
图5是图4之后的步骤中的组件的截面图；
图6是图5之后的步骤中的组件的截面图；
图7是图6之后的步骤中的组件的截面图；
图8是图7之后的步骤中的组件的截面图；
图9是图8之后的步骤中的组件的截面图；
图10是图9之后的步骤中的组件的截面图；
图11是图10之后的步骤中的组件的截面图；
图12是图11之后的步骤中的组件的截面图；
图13是图12之后的步骤中的组件的截面图；
图14是图13之后的步骤中的组件的截面图；
图15是图14之后的步骤中的组件的截面图；
图16是图15之后的步骤中的组件的截面图；
图17是图16之后的步骤中的组件的截面图；
图18是用来解释本发明第二实施例的预定步骤中的组件的截面图；
图19是用来解释本发明第三实施例的预定步骤中的组件的截面图；
图20是用来解释本发明第四实施例的预定步骤中的组件的截面图；
图21是图20之后的步骤中的组件的截面图；
图22是用来解释本发明第五实施例的预定步骤中的组件的截面图；
图23是用来解释本发明第六实施例的预定步骤中的组件的截面图；
图24是根据本发明第七实施例的半导体器件的截面图；
图25是根据本发明第八实施例的半导体器件的截面图；
图26是根据本发明第九实施例的半导体器件的截面图；
图27是根据本发明第十实施例的半导体器件的截面图；
图28是根据本发明第十一实施例的半导体器件的截面图；
图29是根据本发明的第十二实施例的半导体器件的截面图；以及
图30是根据本发明第十三个实施例的半导体器件的截面图。
最佳实施方式
第一实施例
图1是根据本发明第一实施例的半导体器件的截面图。这个半导体器件包括方形平坦形状的基板1。基板1由通常用作印刷电路板的材料制成。这种材料的例子是由无机材料例如玻璃布、玻璃纤维或者芳族聚酸胺纤维制成的并且注入了热固树脂例如环氧基树脂、聚酰亚胺基树脂或者BT(双马来酰亚胺-三嗪)树脂的衬底，以及热固树脂例如环氧基树脂。
具有方形平坦形状且尺寸比基板1的尺寸小到一定程度的半导体结构体2的下表面通过由管芯键合材料制成的粘接层3附着到基板1的上表面。半导体结构体2具有互连11、柱形电极12、和包裹膜13(所有这些都将在后面解释)，并且通常被叫做CSP(芯片尺寸封装)。因为独立的半导体结构体2是在互连11、柱形电极12、和包裹膜13在硅晶片上形成之后通过切割得到的，这将在后面说明，因此半导体结构体2也特别称为硅片级CSP(W-CSP)。半导体结构体2的结构将在下面进行解释。
半导体结构体2包括硅衬底(半导体衬底)4。硅衬底4的下表面通过粘接层3附着到基板1的上表面。具有预定功能的集成电路(未示出)形成在硅衬底4的上表面。由金属例如铝基金属制成的多个连接焊盘5在上表面上在其外围形成，以便电连接到集成电路。除连接焊盘5的中央部分之外，在硅衬底4和连接焊盘5的上表面上形成由氧化硅等制成的绝缘膜6。连接焊盘5的这些中央部分通过形成在绝缘膜6中的孔7暴露出来。
由绝缘材料例如环氧基树脂或者聚酰亚胺基树脂制成的保护膜8形成在绝缘膜6的上表面上。在保护膜8的对应于绝缘膜6中的孔7的那些部分中形成孔9。由铜等制成的金属内涂层10形成在保护膜8的上表面上。铜互连11直接形成在金属内涂层10的整个上表面上。金属内涂层10的一个端部并且由此互连11通过孔7和9电连接到连接焊盘5的端部。
由铜制成的柱形电极(外部连接电极)12形成在连接焊盘部分的上表面上或者互连11的另一端。由绝缘材料例如，环氧基树脂或者聚酰亚胺基树脂制成的包裹膜13形成在保护膜8和互连11的上表面上，这样使包裹膜13的上表面和柱形电极12的上表面平齐。如上所述，称作W-CSP的半导体结构体2，包括硅衬底4、连接焊盘5和绝缘膜6，并且还包括保护膜8、互连11、柱形电极12和包裹膜13。
方形框状绝缘层14围绕着半导体结构体2形成在基板1的上表面上。绝缘层14通常称为预浸材料，其是包含无机材料，例如玻璃布、玻璃纤维或者芳族聚酸胺纤维并且注入了热固树脂，例如环氧基树脂、聚酰亚胺基树脂或BT(双马来酰亚胺-三嗪)树脂的衬底。方形框状硬片15掩埋在绝缘层14的上表面的外围。硬片15的材料和厚度与基板1的相同。绝缘层14和硬片15的上表面基本上与半导体结构体2的上表面平齐。
在半导体结构体2、绝缘层14和硬片15的上表面上，形成上绝缘膜16以具有平坦的上表面。上绝缘膜16通常称为累积材料，用于堆积衬底中，并且通过在热固树脂，例如环氧基树脂、聚酰亚胺基树脂或者BT树脂中分散增强材料例如纤维或填料而形成。纤维例如是玻璃纤维或者芳族聚酸胺纤维。填料例如是硅土填料或陶瓷基填料。
在上绝缘膜16的对应于柱形电极12的上表面中央部分的那些部分中形成孔17。由铜等制成的上金属内涂层18形成在上绝缘膜16的上表面上。由铜制成的上部互连19形成在上金属内涂层18的整个上表面上。上金属内涂层18的一个端部，并且由此互连19通过上绝缘膜16中的孔17电连接到柱形电极12的上表面。
由阻焊剂(solder resist)等形成的最上层绝缘膜20形成在上绝缘膜16和上部互连19的上表面上。在最上层绝缘膜20的对应于上部互连19的连接焊盘部分的那些部分中形成通孔21。焊球22在孔21的里面和上面形成，以便电且机械地连接到上部互连19的连接焊盘部分。焊球22在最上层绝缘膜20上设置成矩阵，而且一些或者所有焊球位于半导体结构体2的外部。
由与上绝缘膜16相同的材料制成的下绝缘膜23形成在基板1的下表面。由与最上层绝缘膜20相同的材料制成的最下层绝缘膜24形成在下绝缘膜23的下表面上。
如上所述，为了使焊球22的形成区的尺寸根据硅衬底4上连接焊盘5数量的增加而比半导体结构体2的尺寸大到一定程度，使基板1的尺寸比半导体结构体2的尺寸大一定程度。这使得上部互连19的连接焊盘部分(最上层绝缘膜20的孔21中的部分)的尺寸和间距大于柱形电极12的尺寸和间距。
因此，不仅在相应于半导体结构体2的区域中，而且在相应于形成在半导体结构体2侧面外部的绝缘层14的区域中形成上部互连19的设置成矩阵的那些连接焊盘部分。也就是说，在设置成矩阵的焊球22中，至少最外面的焊球22形成在位于半导体结构体2外部的外围中。
下面将介绍制造这种半导体器件的方法的一个例子。首先，说明半导体结构体2的制造方法的例子。在这种方法中，制备如图2所示的组件。在这个组件中，在晶片状的硅衬底(半导体衬底)4上形成例如由铝基金属制成的连接焊盘5、例如由氧化硅制成的绝缘膜6、以及例如由环氧基树脂或聚酰亚胺基树脂制成的保护膜8。通过绝缘膜6和保护膜8中形成的孔7和9使连接焊盘5的中央部分暴露出来。在具有这种结构的晶片状硅衬底4中，在将要形成每个半导体结构体的区域中形成具有预定功能的集成电路，而且每个连接焊盘5电连接到相应的区域中形成的集成电路。
如图3所示，在包括连接焊盘5通过孔7和9暴露出的上表面的保护膜8的整个上表面上形成金属内涂层10。金属内涂层10可以是通过非电解电镀形成的铜层、通过溅射形成的铜层，以及通过溅射形成的钛等的薄膜和通过溅射形成在该薄膜上的铜层的组合中的任何一种。
通过在金属内涂层10的上表面上构图来形成电镀抗蚀剂膜31。在电镀抗蚀剂膜31中，在对应于将要形成互连11的区域的部分中已经形成孔32。然后通过利用金属内涂层10作为电镀电流通路来进行铜的非电解电镀，由此在电镀抗蚀剂膜31的孔32中、在金属内涂层10的上表面上形成互连11。在这之后，除去电镀抗蚀剂膜31。
如图4所示，通过在金属内涂层10和互连11的上表面上构图来形成电镀抗蚀剂膜33。在电镀抗蚀剂膜33中，在对应于将要形成柱形电极12的区域的部分中已经形成孔34。然后通过利用金属内涂层10作为电镀电流通路来进行铜的非电解电镀，由此在电镀抗蚀剂膜33的孔34中、在互连11的连接焊盘部分的上表面上形成柱形电极12。在这之后，除去电镀抗蚀剂膜33，并且通过使用互连11作为掩膜，刻蚀掉金属内涂层10的不需要的部分。因此，如图5所示，只有在互连11的下面金属内涂层10保留。
如图6所示，通过例如丝网印刷、旋涂、或者模涂(die coating)在保护膜8、柱形电极12和互连11的整个上表面上形成由环氧基树脂或聚酰亚胺基树脂制成包裹膜13，使得包裹膜13的厚度大于柱形电极12的高度。因此，在这种状态下，柱形电极12的上表面被包裹膜13覆盖。
如图7所示，适当抛光包裹膜13和柱形电极12的上表面，以暴露出柱形电极12的上表面，并且平坦化包括柱形电极12的那些暴露出来的上表面的包裹膜13的上表面。对柱形电极12的上表面已经进行如此适当地抛光，以便通过消除非电解电镀形成的柱形电极12的高度差来使柱形电极12的高度均匀。
如图8所示，粘接层3附着到硅衬底4的整个下表面。粘接层3由管芯键合材料例如环氧基树脂或聚酰亚胺基树脂制成，并且在半硬化状态下通过加热和加压附着到硅衬底4。然后，粘到硅衬底4的粘接层3附着到切割带(dicing tape)上(未显示)。在进行图9所示的切割步骤后，从切割带移走粘结层3。因此，如图1所示，得到了多个半导体结构体2，每个半导体结构体2都在硅衬底4的下表面具有粘接层3。
如此得到的半导体结构体2在硅衬底4的下表面上具有粘接层3。这消除了切割步骤之后在每个半导体结构体2的硅衬底4的下表面上形成粘接层的非常麻烦的操作。注意到，切割步骤之后从切割带移走粘接层这个操作比切割步骤之后在每个半导体结构体2的硅衬底4的下表面形成粘接层的操作要容易得多。
下面将介绍通过使用如此得到的半导体结构体2来制造图1所示的半导体器件的方法的一个例子。首先，如图10所示，制备基板1，其面积能够形成多个如图1所示的完整的半导体器件。基板1例如具有方形平坦形状，尽管其形状不限于这种形状。通过用热固树脂例如环氧基树脂注入例如由玻璃布形成的衬底，并且通过硬化热固树脂将所得到的衬底形成为板来形成基板1。
各自附着到半导体结构体2的硅衬底4的下表面的粘接层3，被附着到基板1的上表面上的多个预定部分。在这个附着过程中，通过加热和加压使粘接层3完全硬化。此后，当通过引脚等定位时，两个格状绝缘层形成板(绝缘层形成层)14a和14b以及格状硬板15围绕着半导体结构体2堆叠在基板1的上表面上。注意也可以在叠置这两个绝缘层形成板14a和14b以及硬板15之后来设置半导体结构体2。
通过用热固树脂例如环氧基树脂注入由例如玻璃布形成的衬底，半硬化热固树脂(在B阶段)以形成板状的预浸材料，并且通过例如冲孔、钻孔、或挖掘(rooter)处理形成多个方形孔35来得到格状绝缘层形成板14a和14b。格状硬板15的材料和厚度与基板1的相同。格状硬板15是通过例如冲孔、钻孔、或挖掘处理在硬化的热固树脂板中形成多个方形孔36而得到的。
孔35和36的尺寸比半导体结构体2的尺寸稍大。因此，在绝缘层形成板14a、14b和硬板15以及半导体结构体2之间形成间隙37。而且，如此设置绝缘层形成板14a、14b和硬板15的总厚度，使得其比半导体结构体2的厚度大一定程度，并且，如将在后面说明的，当加热加压时，间隙37将会被绝缘层形成板14a和14b中的热固树脂很好地填充。
尽管在本实施例中绝缘层形成板14a和14b具有相同的厚度，但是它们的厚度也可以不同。另外，如上所述，绝缘层形成板的数目是两个，但是也可以是一个或三个或者更多。关键是由与基板1相同的材料制成的，即，具有与基板1相同的热膨胀系数和相同的厚度的硬板15只需要被叠置在绝缘层形成板的上表面上。
然后，如图11所示，一对加热/加压板38和39用于从上面和下面，对绝缘层形成板14a和14b以及硬板15进行加热和加压。结果，绝缘层形成板14a和14b中的熔化的热固树脂被挤出并且填充到图10所示的间隙37中。当之后进行冷却时，在每个半导体结构体2周围、在基板1的上表面上形成绝缘层14。
另一方面，硬板15在加热和加压中没有变形，因为硬板15中的热固树脂已经预先硬化，并掩埋在绝缘层14的上表面上的预定区域中(除了图10所示的间隙37)。在这种状态下，绝缘层14和硬板15的上表面基本上与半导体结构体2的上表面平齐。如果必要，可以通过软料(buff)抛光或类似方式去除图10所示的从间隙37突出的多余热固树脂。注意并不总是需要掩埋硬板15以使得它的上表面与绝缘层14的上表面或半导体结构体2的上表面平齐。
如图10所示，当冷却和完全硬化时，堆叠在基板1的上表面上的绝缘层形成板14a和14b收缩，因为它们从半硬化状态熔化和硬化。因此，如果硬板15没有形成在绝缘层形成板14b上，则基板1会引起大的翘曲。然而，在本发明中，在堆叠在基板1上表面的绝缘层形成板14a和14b上形成硬板15，且基板1和硬板15预先硬化。因此，即使加热加压也没有收缩发生。此外，基板1与硬板15由相同的材料制成，也就是它们具有相同的热膨胀系数和相同的厚度，所以在这个部分、在厚度方向上的材料设置是对称的。因此，基板1和硬板15承受由绝缘层形成板14a和14b的收缩引起的相同的应力。因此，基板1的翘曲被消除或减轻了。这使得后续步骤能够顺利进行，并保证了后续步骤中高的处理精度。注意基板1的翘曲可以通过上述方式消除或减轻，即使当基板1和硬板15由与绝缘层形成板14a和14b相同的材料制成。在这种情况下，从半硬化状态通过加热熔化的材料不进入该材料，即，提前硬化的硬板15中。在进行冷却和完全硬化后，基板1和下形成板14a之间的边界，以及硬板15和上形成板14b之间的边界明显的保留下来。
此外，如果不使用硬板15，则绝缘层形成板14a和14b的总厚度必须增加相应于硬板15的体积的量。结果，绝缘层形成板14b的上表面变得比半导体结构体2的上表面高一定程度。这增加了移动到半导体结构体2的上表面的熔化树脂的量。而且，如果形成板14a和14b中的热固树脂熔化，施加到这个热固树脂上的压力变得不均匀。结果，熔化的树脂流动，并且上述问题变得更坏。
相反，当使用硬板15时，绝缘层形成板14a和14b的总厚度可以减小相应于硬板15的体积的量。而且，由于压力均匀地施加到硬板15上，因此即使这些板中的热固树脂熔化，施加到形成板14a和14b的压力也是均匀的。此外，即使形成板14a和14b中的热固树脂熔化了，硬板15也可以保持住这个熔化的树脂，并抑制熔化树脂的流动。这使得可以很好地减少移动到半导体结构体2的上表面的熔化树脂的量。
如图12所示，上绝缘膜形成板16a形成在半导体结构体2、绝缘层14和硬板15的上表面上，而下绝缘膜形成板23a形成在基板1的下表面上。上绝缘膜形成板16a和下绝缘膜形成板23a优选由板状堆积材料制成，尽管对它们并没有限制。这种堆积材料是通过在热固树脂例如环氧基树脂中混和硅土填料，并且半硬化该热固树脂而获得的。
然后，一对加热/加压板(未显示)用于从上面和下面对上绝缘膜形成板16a和下绝缘膜形成板23a进行加热和加压。从而，上绝缘膜16形成在半导体结构体2、绝缘层14和硬板15的上表面上，而下绝缘膜23形成在基板1的下表面上。
在这种情况下，上和下绝缘膜形成板16a和23a由相同的材料制成，并因此具有相同的热膨胀系数。因此，如果这两个板具有相同的厚度，则在绝缘层14的部分、在厚度方向上材料设置是对称的。因此，当进行加热和加压时，上绝缘膜形成板16a和下绝缘膜形成板23a在厚度方向上对称地硬化和收缩，从而基板1的翘曲就减少了。这使得后续步骤能够顺利进行，并保证了后续步骤中高的处理精度。
而且，上绝缘膜16的上表面被平坦化，因为通过上加热/加压板(未显示)的下表面对该表面加压。下绝缘膜23的下表面也被平坦化，因为通过下加热/加压板(未显示)的上表面对该表面加压。这就省去了对于平坦化上绝缘膜16的上表面和下绝缘膜23的下表面的抛光步骤的需求。
注意到，作为上和下绝缘膜形成板16a和23a，还可以使用通过用热固树脂例如环氧基树脂注入由例如玻璃布形成的衬底，并且将该热固树脂半硬化成板而得到的预浸材料，或者使用只由不含硅土填料的热固树脂制成的板材料。
如图13所示，使用发出激光束的激光处理在上绝缘膜16的相应于柱形电极12上表面的中央部分的那些部分形成孔17。然后，如果必要，通过清除工艺去除孔17等中出现的环氧涂污等。
如图14所示，通过例如非电解镀铜在上绝缘膜16的整个上表面上和柱形电极12通过孔17暴露出的上表面上形成上金属内涂层18。然后通过在上金属内涂层18的上表面上进行图案化而形成抗电镀膜41。在这种状态下，在抗电镀膜41的相应于上部互连19的形成区的部分形成孔42。
然后通过使用金属内涂层18作为电镀电流通路来进行非电解镀铜，从而在抗电镀膜41的孔42中、在上金属内涂层18的上表面上形成上部互连19。之后，去除抗电镀膜41，并且通过使用上部互连19作为掩膜来刻蚀掉上金属内涂层18的不必需的部分。因此，如图15所示，上金属内涂层18只保留在上部互连19之下。
如图16所示，例如使用丝网印刷或旋涂在上绝缘膜16和上部互连19的上表面上形成阻焊膜20a，并且在下绝缘膜23的下表面形成阻焊膜24a。当之后进行加热时，在绝缘膜16和上部互连19的上表面上形成最上层绝缘膜20，并且在下绝缘膜23的下表面形成最下层绝缘膜24。
在这个结构中，分别用于形成最上层绝缘膜20和最下层绝缘膜24的阻焊膜20a和24a由相同的材料制成，并因此具有相同的热膨胀系数。因此，如果阻焊膜20a和24a的厚度也相同，则在绝缘层14的部分中、在厚度方向上的材料设置是对称的。结果，分别用于形成最上层绝缘膜20和最下层绝缘膜24的阻焊膜20a和24a在厚度方向上对称地硬化和收缩，因此基板1的翘曲减小了。这使得后续步骤能够顺利进行，并保证了后续步骤中高的处理精度。
然后，通过光刻在最上层绝缘膜20相应于上部互连19的连接焊盘部分的那些部分形成孔21。在孔21中和孔21之上形成焊球22，以便其与上部互连19的连接焊盘部分电连接。
如图17所示，在彼此相邻的半导体结构体2之间将最上层绝缘膜20、上绝缘膜16、硬板15、绝缘层14、基板1、下绝缘膜23和最下层绝缘膜24切开。以这种方式，得到多个如图1所示的半导体器件。
在这样得到的每个半导体器件中，由与基板1相同的材料制成并具有与基板1相同厚度的硬板15和基板1分别形成在绝缘层14的上面和下面，上绝缘膜16和由与上绝缘膜16相同的材料制成并具有与上绝缘膜16基本相同厚度的下绝缘膜23分别形成在硬板15的上面和基板1的下面，而最上层绝缘膜20和由与最上层绝缘膜20相同材料制成并具有与最上层绝缘膜20基本相同厚度的最下层绝缘膜24分别形成在上绝缘膜16的上面和下绝缘膜23的下面。因此，在这部分中、在厚度方向上材料设置是基本对称的，这使得整个结构难以产生翘曲。
在上述制造方法中，多个半导体结构体2通过粘接层3设置在基板1上，上部互连19和焊球22相对于半导体结构体2共同形成，然后所得到的结构被切割成多个半导体器件。因此，制造步骤可以简化。另外，多个半导体结构体2可以和基板1一起从图11所示的制造步骤转移。这也简化了制造步骤。
第二实施例
图18是用于解释本发明第二实施例的预定步骤中的组件的截面图。在第一实施例中，在图10所示的步骤之后，如图11所示形成绝缘层14和硬板15，并且如图12所示形成上绝缘膜16和下绝缘膜23。
相反，在本发明的第二实施例中，在图10所示的步骤之后，在硬板15的上表面上形成上绝缘膜形成板16a，并且在基板1的下表面上形成下绝缘膜形成板23a，如图18所示。然后，一对加热/加压板用于如图12所示从上面和下面对所得到的结构进行加热加压，从而同时形成绝缘层14、硬板15、上绝缘膜16和下绝缘膜23。因此，在这个实施例中，可以使加热/加压步骤的数目少于第一实施例。
当如上所述使用硬板15时，可以很好地减少移动到半导体结构体2的上表面的熔化树脂的量。因此，当绝缘层14、硬板15、上绝缘膜16和下绝缘膜23同时形成时，移动到半导体结构体2的上表面的熔化树脂的量非常少。因此，在半导体结构体2上，可以使包括移动的熔化树脂的上绝缘膜16的厚度基本上均匀。这促进了如图13所示在上绝缘膜16中形成孔17的激光处理。换句话说，由于在上绝缘膜16中形成孔17的激光处理变得容易，所以绝缘层14、硬板15、上绝缘膜16和下绝缘膜23可以同时形成。
第三实施例
图19是用于解释本发明第三实施例的预定步骤中的组件的截面图。在第一实施例中，如图10所示，两个格状绝缘层形成板14a和14b以及格状硬板15围绕着半导体结构体2叠置在基板1的上表面上。
相反，在本发明的第三实施例中，如图19所示，通过例如丝网印刷或者旋涂，围绕着半导体结构体2在基板1的上表面上形成由至少包含液态热固树脂的材料制成的绝缘层形成层14c。然后，将格状硬板15放置在绝缘层形成层14c的上表面上。
随后，将上绝缘膜形成板16a放置在硬板15的上表面上，并且将下绝缘膜形成板23a放置在基板1的下表面上。之后，一对加热/加压板用于如图11所示从上面和下面对所得到的结构进行加热加压，从而同时形成绝缘层14、硬板15、上绝缘膜16和下绝缘膜23。因此，在这个实施例中，可以使加热/加压步骤的数目少于第一实施例。
第四实施例
图20是用于解释本发明第四实施例的预定步骤中的组件的截面图。在第一实施例中，如图10所示，两个格状的绝缘层形成板14a和14b以及格状硬板15围绕着半导体结构体2叠置在基板1的上表面上。
相反，在本发明的第四实施例中，如图20所示，通过例如丝网印刷或者旋涂，用至少包含液态热固树脂的材料涂敷硬板15的上表面，并且通过半硬化该热固树脂整体地形成绝缘层形成层14d。
然后，如图21所示，通过例如冲孔、钻孔或挖掘处理在绝缘层形成层14d和硬板15中形成多个矩形通孔35a和36，从而将绝缘层形成层14d和硬板15形成格状。之后，如图10所示，使图20中所示的结构倒置，并且围绕着半导体结构体2放置在基板1的上表面上。因此，在这个实施例中，可以使设置绝缘层形成层14d和硬板15的步骤数少于第一实施例。
第五实施例
图22是用于解释本发明第五实施例的预定步骤中的组件的截面图。在第一实施例中，如图10所示，将一个硬板15放置在绝缘层形成板14b上。相反，在本发明的第五实施例中，如图22所示，将另一个硬板15b插入具有相同厚度的两个绝缘层形成板14a和14b之间。也就是，偶数个具有相同厚度的绝缘层形成板被堆叠起来，而将另一个硬板插入相邻的板之间，以便在厚度方向上是对称的。结果，可以使这个部分中、在厚度方向上的材料设置是对称的。
第六实施例
图23是用于解释本发明第六实施例的预定步骤中的组件的截面图。在第一实施例中，基板1由至少包含热固树脂的材料制成，而硬板15由与基板1相同的材料制成，并且具有与基板1相同的厚度。相反，在本发明的第六实施例中，如图23所示，使用例如由铜或不锈钢制成的金属板作为基板1a，而硬板15a由与基板1a相同的材料制成，并且具有与基板1a相同的厚度。也就是，基板1a和硬板15a不必由至少包含热固树脂的材料制成，而可以是由例如铜或不锈钢制成的金属板。还可以使用例如陶瓷衬底或玻璃衬底作为基板1和硬板15。
在这个实施例中，将上绝缘膜形成板16a放置在硬板15a的上表面上，将下绝缘膜形成板23a放置在基板1的下表面上，由此在形成板14a和14b的部分中使厚度方向的材料设置对称。然后，一对加热/加压板用于从上面和下面对所得到的结构进行加热加压，从而同时形成绝缘层14、硬板15a、上绝缘膜16和下绝缘膜23。
注意在图23中，还可以通过使用由例如铜或不锈钢制成的金属板来形成基板1a和硬板15a中的一个，且通过使用具有与前者相同的热膨胀系数并且至少包含热固树脂的材料来形成另一个。例如，铜的热膨胀系数大约为16ppm/℃，而不锈钢的热膨胀系数为16ppm/℃。另一方面，完全硬化的玻璃布衬底环氧树脂的热膨胀系数为10到20ppm/℃。因此，硬板15可以由具有与基板1基本上相同的热膨胀系数并且至少包含热固树脂的材料形成。
第七实施例
图24是根据本发明第七实施例的半导体器件的截面图。这个半导体器件与图中所示的不同之处在于在基板1的下表面上形成由阻焊剂制成的最下层绝缘膜24，而没有形成任何由热固树脂例如环氧基树脂制成的下绝缘膜23。
参考图11，在加热加压后，包括基板1、形成在基板1上的半导体结构体2、围绕着半导体结构体2形成在基板1上的绝缘层14、以及掩埋在绝缘层14的上表面中的硬板15的部分在图1所示的整个半导体器件厚度方向上占大部分，占整个硬度的绝大部分，并且是整体发生翘曲的最有影响的部分。
因此，即使当如图24所示的半导体器件中那样，在基板1的下表面上形成由阻焊剂制成的最下层绝缘膜24，而不形成任何由热固树脂例如环氧基树脂制成的下绝缘膜23，也可以将基板1的翘曲控制在允许的范围内。注意阻焊剂的收缩远大于热固树脂例如环氧基树脂的收缩。因此，省掉由阻焊剂制成的最下层绝缘膜24是不可取的，尽管可以省掉由热固树脂例如环氧基树脂制成的下绝缘膜23。
也就是，在绝缘层14的部分、在厚度方向上材料设置的对称性可以被稍稍打破，如果基板1的翘曲能控制到可容许的范围之内。因此，硬板15与基板1的厚度可以稍有不同，或者最下层绝缘膜24的厚度与最上层绝缘膜20的厚度可以稍有不同。当下绝缘膜23没有被省掉，则下绝缘膜23的厚度可以与上绝缘膜16的厚度稍有不同。
第八实施例
图25是根据本发明第八实施例的半导体器件的截面图。这个半导体器件的半导体结构体2与图2所示的半导体结构体2的不同之处在于柱形电极12和包裹膜13都没有形成，而且具有连接焊盘部分的互连11是作为外部连接电极形成的。在这个结构中，包括上金属内涂层18的每个上部互连19的一个端部通过在上绝缘膜16中形成的孔17和孔17中的内涂层的一部分连接到互连11的连接焊盘部分。
第九实施例
图26是根据本发明第九实施例的半导体器件的截面图。这个半导体器件的半导体结构体2与图25所示的半导体结构体2的不同之处在于在包括互连11的保护膜8的上表面上形成例如由环氧基树脂或聚酰亚胺基树脂制成的覆盖膜43。在这个结构中，在覆盖膜43的相应于互连11的连接焊盘部分的那些部分形成孔44。包括上金属内涂层18的每个上部互连19的一个端部通过形成在上绝缘膜16中的孔17和覆盖膜43中的孔44连接到互连11的连接焊盘部分。
注意在图26所示的半导体结构体2中，最初不需要在覆盖膜43中形成孔44。在这种情况下，如图13所示，，通过发射激光束的激光处理，在上绝缘膜16和覆盖膜43中连续形成孔17和44。
第十实施例
图27是根据本发明第十实施例的半导体器件的截面图。这个半导体器件的半导体结构体2与图26所示的半导体结构体2的不同之处在于在覆盖膜43的孔44中和周围形成作为外部连接电极的金属内涂层45和上连接焊盘46。包括金属内涂层45的每个上连接焊盘46连接到互连11的连接焊盘部分。同样，包括上金属内涂层18的每个上部互连19的一个端部通过形成在上绝缘膜16中的孔17连接到上连接焊盘46。
图25到图27中所示的半导体结构体2没有图1中示出的包裹膜13，所以每个半导体结构体2的上表面容易受到机械损害。因此，为了制造图25到图27中所示的半导体器件，使用图18和19所示的加热/加压步骤来代替图11所示的加热/加压步骤。因为上绝缘膜形成板16a减小压力，因此可以减小对半导体结构体2的上表面的机械损害。
第十一实施例
图28是根据本发明第十一实施例的半导体器件的截面图。这个半导体器件与图1所示的半导体器件的大的差别在于在硬板15的上和下表面分别形成各自由金属箔例如铜箔制成的上表面互连51和下表面互连52。上表面互连51是由固体图案形成的地互连。下表面互连52是由固体图案形成的电源互连。
下部互连52通过形成在硬板15中的垂直导电部分53连接到形成在硬板15上的中继互连54。包括金属内涂层18的上部互连19的一部分的一个端部通过上绝缘膜16中的孔55连接到上表面互连51。包括金属内涂层18的上部互连19的另一部分的一个端部通过上绝缘膜16中的孔56连接到中继互连54。
注意在图28中，上部互连51是由固体图案形成的地互连，所以形成这个地互连的互连51和在上绝缘膜16上的上部互连19也可形成微带线结构。由固体图案形成的地互连或电源互连也可以只在硬板15的上表面上形成，以便连接到上部互连19。此外，也可以只在硬板15的上表面上形成普通的互连图案，以便连接到上部互连19。
第十二实施例
图29是根据本发明第十二实施例的半导体器件的截面图。这个半导体器件与图1所示的半导体器件的大差别在于在基板1的上和下表面上分别形成各自由金属箔例如铜箔制成的固体热辐射层57和58。注意也可以只在基板1的一个表面上形成热辐射层。
第十三实施例
图30是根据本发明第十三实施例的半导体器件的截面图。这个半导体器件与图1所示的半导体器件的大差别在于上绝缘膜、上部互连和下绝缘膜是两层膜。也就是，在包括第一上部互连19A的第一上绝缘膜16A的上表面上，形成由与第一上绝缘膜16A相同的材料制成的第二上绝缘膜16B。在第二上绝缘膜16B的上表面上，形成包括金属内涂层18B的第二上部互连19B。
包括金属内涂层18A的第一上部互连19A的一个端部通过形成在第一上绝缘膜16A中的孔17A连接到柱形电极12的上表面。包括金属内涂层18B的第二上部互连19B的一个端部通过形成在第二上绝缘膜16B中的孔17B连接到第一上部互连19A的连接焊盘部分。焊球22通过形成在最上层绝缘膜20中的孔21连接到第二上部互连19B的连接焊盘部分。
为了减少制造过程中或之后基板1的翘曲，在基板1的下表面上形成由与第一上绝缘膜16A相同的材料制成且厚度相同的第一下绝缘膜23A，在第一下绝缘膜23A的下表面上形成由与第二上绝缘膜16B相同的材料制成且厚度相同的第二下绝缘膜23B，并且在第二下绝缘膜23B的下表面上形成由与最上层绝缘膜20相同的材料制成且厚度相同的最下层绝缘膜24。注意上绝缘膜、上部互连和下绝缘膜中的每一个也可以包括三层或更多层。
另一个实施例
在前面所述的第一个实施例中，如图17所示，在彼此相邻的半导体结构体2之间切割半导体晶片。然而，两个或多个半导体结构体2也可以一起分开作为一组，以得到一个多芯片模块的半导体器件。在这个半导体器件中，形成一组的多个半导体结构体2的类型可以相同也可以不同。
本领域的技术人员很容易想到其他的优点和修改。因此，本发明在广义方面不限于这里描述和显示的具体细节和代表实施例。因此，可以在不脱离由附属的权利要求和他们的等价物限定的总的发明概念的精神和范围的情况下做出各种修改。

Claims (41)

1、一种半导体器件，包括：
基板(1)；
半导体结构体(2)，形成在该基板(1)上，并且具有半导体衬底(4)和形成在该半导体衬底(4)上的多个外部连接电极(5、12)；
绝缘层(14)，形成在该基板(1)上围绕着该半导体结构体(2)；
硬板(15)，形成在该绝缘层(14)上；
以及互连(19)，连接到该半导体结构体(2)的外部连接电极(5、12)。
2、如权利要求1所述的半导体器件，其中所述硬板(15)由与所述基板(1)基本上相同的材料制成。
3、如权利要求1所述的半导体器件，其中所述硬板(15)具有与所述基板(1)基本相同的厚度。
4、如权利要求1所述的半导体器件，其中所述基板(1)与硬板(15)由至少包含热固树脂的材料制成。
5、如权利要求4所述的半导体器件，其中所述基板(1)与硬板(15)由包括无机材料的衬底形成。
6、如权利要求1所述的半导体器件，其中所述硬板(15)由与所述绝缘层(14)相同的材料制成。
7、如权利要求1所述的半导体器件，其中所述硬板(15)由具有与基板(1)基本上相同的热膨胀系数的材料制成。
8、如权利要求1所述的半导体器件，其中所述基板(1)和硬板(15)之一由金属板(1a、15a)制成，而另一个由至少包含热固树脂的材料制成。
9、如权利要求8所述的半导体器件，其中所述金属板(1a、15a)由选自铜和不锈钢构成的组中的材料制成。
10、如权利要求1所述的半导体器件，其中所述硬板(15)的至少一部分掩埋在所述绝缘层(14)中。
11、如权利要求10所述的半导体器件，其中所述硬板(15)的上表面基本上与所述绝缘层(14)的上表面平齐。
12、如权利要求1所述的半导体器件，其中由与所述硬板(15)相同的材料制成的另一个硬板(15b)形成在所述绝缘层(14)中。
13、如权利要求1所述的半导体器件，其中所述互连(19)是形成在上绝缘膜(16)上的上部互连，所述上绝缘膜(16)形成在所述半导体结构体(2)和硬板(15)上。
14、如权利要求13所述的半导体器件，其中由基本上与所述上绝缘膜(16)相同的材料制成的下绝缘膜(23、24)形成在所述基板(1)之下。
15、如权利要求13所述的半导体器件，还包括最上层绝缘膜(20)，其覆盖了除所述上部互连(19)的连接焊盘部分之外的部分，以及最下层绝缘膜(24)，其形成在所述基板(1)的最下部表面上，并且由基本上与所述最上层绝缘膜(20)相同的材料制成。
16、如权利要求15所述的半导体器件，其中所述最上层绝缘膜(20)和所述最下层绝缘膜(24)由阻焊剂形成。
17、如权利要求15所述的半导体器件，其中焊球(22)形成在所述上部互连(19)的所述连接焊盘部分上。
18、如权利要求1所述的半导体器件，其中至少在所述硬板(15)的上表面上形成由固体图案制成的接地层(51)和电源层(52)之一，以便连接到所述互连(19)。
19、如权利要求18所述的半导体器件，其中所述固体图案是接地层(51)，并且所述接地层(51)和上部互连(19)形成微带线结构。
20、如权利要求1所述的半导体器件，其中在所述基板(1)的至少一个表面上形成热辐射层(57、58)。
21、一种半导体器件制造方法，包括：
在基板(1)上分别设置多个半导体结构体(2)，每个半导体结构体(2)具有半导体衬底(4)和形成在所述半导体衬底(4)上的多个外部连接电极(5、12)，
围绕着每个半导体结构体(2)、在所述基板(1)上形成由包含树脂的材料制成的绝缘层形成层(14a、14b)，该树脂选自由半硬化树脂和液态树脂构成的组，并且在所述绝缘层形成层(14a、14b)上放置硬板(15)，该硬板(15)在相应于每个半导体结构体的部分中有孔(35)；
进行加热和加压，以通过完全硬化所述绝缘层形成层(14a、14b)中的所述半硬化树脂或液态树脂围绕着每个半导体结构体(2)在所述基板(1)上形成绝缘层(14)，并且将所述硬板(15)的至少一部分掩埋在所述绝缘层(14)中；
形成将要连接到每个半导体结构体(2)的所述外部连接电极(5、12)的互连(19)；以及
通过在所述半导体结构体(2)之间切割所述硬板(15)、绝缘层(14)和基板(1)来得到多个半导体器件。
22、如权利要求21所述的半导体器件制造方法，其中所述绝缘层形成层(14a、14b)由半硬化的且在相应于每个半导体结构体(2)的部分中具有孔(35)的绝缘层形成板(14a、14b)制成。
23、如权利要求22所述的半导体器件制造方法，其中形成所述绝缘层形成层还包括在所述硬板上形成另一个绝缘层形成板(14a、14b)，并且在所述另一个绝缘层形成板上放置另一个硬板。
24、如权利要求21所述的半导体器件制造方法，其中形成所述绝缘层形成板(14a、14b)包括围绕着所述半导体结构体(2)在所述基板(1)上涂敷含有液态热固树脂的材料。
25、如权利要求21所述的半导体器件制造方法，其中所述绝缘层形成层(14a、14b)是半硬化的，并且整体地形成在所述硬板(15)的上表面上。
26、如权利要求21所述的半导体器件制造方法，其中所述硬板(15)由基本上与所述基板(1)相同的材料制成。
27、如权利要求21所述的半导体器件制造方法，其中所述硬板(15)具有与所述基板(1)基本上相同的厚度。
28、如权利要求21所述的半导体器件制造方法，其中所述基板(1)和硬板(15)由至少包含热固树脂的材料制成。
29、如权利要求21所述的半导体器件制造方法，其中所述基板(1)和硬板(15)由包含无机材料的衬底形成。
30、如权利要求21所述的半导体器件制造方法，其中所述硬板(15)由基本上与所述绝缘层(14)相同的材料制成。
31、如权利要求21所述的半导体器件制造方法，其中所述硬板(15)由热膨胀系数基本上与所述基板(1)相同的材料制成。
32、如权利要求21所述的半导体器件制造方法，其中所述基板(1)和硬板(15)之一由金属板(1a、15a)制成，而另一个由至少包含热固树脂的材料制成。
33、如权利要求32所述的半导体器件制造方法，其中所述金属板(1a、15a)由从包括铜和不锈钢的组中选择的材料制成。
34、如权利要求21所述的半导体器件制造方法，其中所述互连(19)是上部互连，并且该方法还包括在所述硬板(15)上形成上绝缘膜(16)，且在所述上绝缘膜(16)上形成所述上部互连(19)。
35、如权利要求34所述的半导体器件制造方法，其中在所述硬板上形成所述上绝缘膜包括形成半硬化的所述上绝缘膜(16)，以及通过加热和加压完全硬化所述上绝缘膜。
36、如权利要求35所述的半导体器件制造方法，其中通过加热和加压使所述绝缘层(14)和上绝缘膜(16)同时完全硬化。
37、如权利要求35所述的半导体器件制造方法，其中在通过加热和加压使所述上绝缘膜(16)完全硬化的同时，在所述基板(1)的下表面上形成由与所述上绝缘膜(16)基本上相同的材料制成的下绝缘膜(23、24)。
38、如权利要求37所述的半导体器件制造方法，其中通过加热和加压使所述绝缘层(14)、上绝缘膜(16)和下绝缘膜(23、24)同时完全硬化。
39、如权利要求34所述的半导体器件制造方法，还包括形成覆盖除所述上部互连(19)的连接焊盘部分之外的部分的最上层绝缘膜(20)，并且在所述基板(1)的最下层表面上形成由与所述最上层绝缘膜(20)基本上相同的材料制成的最下层绝缘膜(24)。
40、如权利要求39所述的半导体器件制造方法，其中所述最上层绝缘膜(20)和最下层绝缘膜(24)由阻焊剂形成。
41、如权利要求39所述的半导体器件制造方法，还包括在所述上部互连(19)的连接焊盘部分上形成焊球(22)。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404049B1 (en) * 1995-11-28 2002-06-11 Hitachi, Ltd. Semiconductor device, manufacturing method thereof and mounting board
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
US6407334B1 (en) * 2000-11-30 2002-06-18 International Business Machines Corporation I/C chip assembly
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6475327B2 (en) * 2001-04-05 2002-11-05 Phoenix Precision Technology Corporation Attachment of a stiff heat spreader for fabricating a cavity down plastic chip carrier
JP2003298005A (ja) * 2002-02-04 2003-10-17 Casio Comput Co Ltd 半導体装置およびその製造方法
EP1489657A4 (en) * 2002-02-06 2011-06-29 Ibiden Co Ltd SEMICONDUCTOR CHIP MOUNTING PLATE, METHOD FOR THE PRODUCTION THEREOF AND SEMICONDUCTOR MODULE

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7972903B2 (en) 2008-01-31 2011-07-05 Casio Computer Co., Ltd. Semiconductor device having wiring line and manufacturing method thereof
US8004089B2 (en) 2008-01-31 2011-08-23 Casio Computer Co., Ltd. Semiconductor device having wiring line and manufacturing method thereof

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