CN1808713A - 导线架式半导体封装件及其导线架 - Google Patents

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Abstract

一种导线架式半导体封装件及其导线架，该封装件包括：导线架，具有至少一个芯片座与布设在该芯片座周围的多个管脚，其中，该芯片座的一表面开设有多条沟槽与导流道，每一个沟槽均借由至少一个导流道连通到该芯片座的边缘；至少一个芯片，接置在该芯片座上未开设有沟槽与导流道的表面，并电性连接到该多个管脚；以及包覆该芯片的封装胶体，令该沟槽与导流道外露出该封装胶体外；在出现多余的溢胶时，本发明可令溢胶沿着芯片座的每一个边缘进入导流道中，再填充在该沟槽的空间，彻底避免溢胶的产生，简化了去除溢胶的工序、节省了成本，进而还可提高封装胶体与导线架的结合强度。

Description

导线架式半导体封装件及其导线架
技术领域
本发明是关于一种导线架式半导体封装件及其导线架，特别是关于一种具有溢胶导流道的导线架式半导体封装件及其导线架。
背景技术
传统以导线架(Lead Frame)为芯片承载件的半导体封装件，例如四方扁平式半导体封装件(Quad Flat Package，QFP)或四方扁平无管脚式(Quad Flat Non-leaded，QFN)半导体封装件等，制作方式均是在一具有芯片座(Die Pad)及多个管脚(Lead)的导线架上粘置半导体芯片，通过多条金线(Wire)电性连接该芯片表面上的焊垫与其对应的多条管脚，以封装胶体包覆该芯片及金线并形成一半导体封装件；同时，也可设计使该芯片座的一个表面外露于该封装胶体外，通过芯片座加速散逸该芯片上的热量。
目前的设计在形成封装胶体的模压工序时，会出现如图1A、图1B所示(以QFN半导体封装件为例)的溢胶缺点；这是因为在进行模压时，该导线架50的芯片座51下表面52会与下模具紧邻接触，若出现夹持不紧的情形，会导致该芯片座51下表面52出现溢胶53，这不但影响美观，更需要进行额外的去除溢胶步骤，增加了工序，也可能影响封装胶体与该导线架50之间结合的强度。
美国第6,204,553号专利针对此问题提出解决方法，它是如图2A、图2B所示，在该芯片座61的下表面62开设多条通道围置成方形的沟槽63(Groove)，这些沟槽63是以等距相邻间隔，且具有相同的深度；因此当进行模压工序时，芯片座61下表面62的溢胶可被这些凹陷的沟槽63收纳，不会继续将溢胶扩散到芯片座61下的表面62上，进而可解决上述溢胶问题。
然而，该现有技术仍有其缺点，因为该设计只能让溢胶填入邻近位置的沟槽63中，无法平均分配溢胶的流动，也没有导流功能，因此，会造成如图3A所示的沟槽63中溢胶65分配不均等现象，仍有美观与品质问题；再有该沟槽63的深度与宽度均有限，当溢胶量过大时，有可能超过其能容纳的填充量，如图3B所示，出现溢胶65过多，再溢出到芯片座61下表面62的现象，仍需进行额外去除溢胶65的工序，因此该技术并未彻底解决现有的溢胶问题。
因此，如何设计一种导线架式半导体封装件，能够彻底解决芯片座下表面的溢胶问题，进而减省不必要的去除溢胶步骤与成本，已成为迫切需要解决的课题。
发明内容
为解决上述现有技术的问题，本发明的主要目的在于提供一种可避免溢胶产生的导线架式半导体封装件及其导线架。
本发明的还一目的在于提供一种可简化工序步骤的导线架式半导体封装件及其导线架。
本发明的另一目的在于提供一种可节省制造成本的导线架式半导体封装件及其导线架。
本发明的再一目的在于提供一种可提高封装胶体与导线架的结合强度的导线架式半导体封装件及其导线架。
为达到上述及其它目的，本发明的导线架式半导体封装件包括：导线架，具有至少一个芯片座与布设在该芯片座周围的多个管脚，其中，该芯片座的一表面开设有多条沟槽与导流道，每一个沟槽均借由至少一个导流道连通到该芯片座的边缘；至少一个芯片，接置在该芯片座上未开设有沟槽与导流道的表面，并电性连接到该多个管脚以及包覆该芯片的封装胶体，令该沟槽与导流道外露出该封装胶体外。
另外，本发明的导线架包括：至少一个芯片座，该芯片座的一表面开设有多条沟槽与导流道，每一个沟槽均借由至少一个导流道连通到该芯片座的边缘；以及多个管脚，布设在该芯片座的周围。
上述沟槽间是连通且围置成一与该芯片座的形状对应的形状，且每一沟槽均借由两导流道而连通至该芯片座的边缘，也就是令该芯片座底面的每一边均具有至少一可连通至该沟槽的导流道。
同时，上述沟槽与导流道具有相同的深度与宽度，且该导流道的深度是该芯片座厚度的一半，一般而言，该导流道的深度可设计为0.05mm至0.15mm，较佳是0.1mm；同时，该导流道的宽度是0.03mm至0.2mm，较佳则是0.1mm。
因此，本发明的导线架式半导体封装件及其导线架进行现有的模压工序时，若出现多余的溢胶时，该导流道可以引导溢胶的流动，该沟槽可用以填充溢胶，进而令溢胶沿着芯片座的每一个边缘进入导流道中，再填充在该沟槽的空间；同时，由于该多条导流道与沟槽均是相互连通，因此这些溢胶的填充可平均分配，不会附着在芯片座的表面，进而通过对溢胶的疏导，彻底避免溢胶的产生，简化了去除溢胶的工序、节省了成本，进而还可提高封装胶体与导线架的结合强度。
附图说明
图1A是现有QFN半导体封装件的剖视图与其溢胶的示意；
图1B是图1A的半导体封装件的仰视图；
图2A是美国第6,204,553号专利发明的半导体封装件的剖视图；
图2B是图2A的半导体封装件的仰视图；
图3A及图3B是图2A的半导体封装件溢胶后的仰视图；
图4A是本发明的半导体封装件剖视图；
图4B是图4A的半导体封装件的仰视图；
图5是本发明设计的另一个芯片座仰视图；以及
图6是本发明设计的再一个芯片座仰视图。
具体实施方式
实施1
如图4A、图4B所示，本发明的导线架式半导体封装件包括一导线架10，该导线架10具有一方形芯片座11与布设在该芯片座11周围的多个管脚12，其中，该芯片座11的底面110开设有多条沟槽15与导流道16，它是如图4B的底视图，令这些沟槽15连通且围置成与该芯片座11的形状对应的方形，且每一个沟槽15均借由两个导流道16连通到该芯片座11的边缘，也就是令该芯片座11底面110的每一边均具有至少一个可连通到该沟槽15的导流道16。
该半导体封装件还包括接置在该芯片座11顶面的芯片20，该芯片20是借由多条例如金线的焊线21电性连接到所对应的多个管脚12，进而可利用模压工序，用封装胶体25包覆该芯片20、焊线21与部分管脚12，露出该管脚12与芯片座11的底面，使该多条沟槽15与导流道16均外露出该封装胶体25外。
因此，借由上述设计，当进行现有的模压工序时，该导流道16将可用以引导溢胶30的流动，该沟槽15可用以填充溢胶30，进而令溢胶30沿着芯片座11的每一边缘进入导流道16中，再填充在该沟槽15的空间；同时，由于该多条导流道16与沟槽15均是相互连通，因此这些溢胶30的填充会很平均，不会粘附在芯片座11的表面，可通过对溢胶的疏导，彻底解决现有的溢胶问题。
上述沟槽15与导流道16具有相同的深度与宽度，且该导流道16的深度是该芯片座11厚度的一半。一般而言，该导流道16的深度可设计为0.05mm至0.15mm，其深度最好是0.1mm；同时，该导流道16的宽度是0.03mm至0.2mm，宽度是0.1mm为最好。
本发明的沟槽15与导流道16除了上述设计外，也可有其它数量与位置上的变化。如图5所示的芯片座11仰视图，每一个沟槽15之间互不连通，且每一个沟槽15均仅与一个导流道16连通；或如图6所示的仰视图，它增加了该沟槽15的围置圈数，增加溢胶30可填充的空间，这具有更佳的防溢胶效果。
因此，本发明的导线架10包括：至少一芯片座11，该芯片座11的一表面开设有多条沟槽15与导流道16，每一沟槽15均借由至少一导流道16连通到该芯片座11的边缘；以及多个布设在该芯片座11周围的管脚12。
综上所述，本发明的导线架式半导体封装件及其导线架，在出现溢胶时，该导流道可引导溢胶的流动，该沟槽可填充溢胶，进而令溢胶沿着芯片座的每一个边缘进入导流道中，再填充在该沟槽的空间；同时，由于该多条导流道与沟槽均是相互连通，因此这些溢胶的填充可平均分配，不会附着在芯片座的表面，进而通过对溢胶的疏导，彻底避免溢胶的产生，简化了去除溢胶的工序、节省了成本，进而还可提高封装胶体与导线架的结合强度。

Claims (32)

1.一种导线架式半导体封装件，其特征在于，半导体封装件包括：
导线架，具有至少一个芯片座与布设在该芯片座周围的多个管脚，其中，该芯片座的一表面开设有多条沟槽与导流道，每一个沟槽均借由至少一个导流道连通到该芯片座的边缘；
至少一个芯片，接置在该芯片座上未开设有沟槽与导流道的表面，并电性连接到该多个管脚；以及
包覆该芯片的封装胶体，令该沟槽与导流道外露出该封装胶体外。
2.如权利要求1所述的导线架式半导体封装件，其特征在于，该多条沟槽是在该芯片座的表面上围置出一区域。
3.如权利要求1所述的导线架式半导体封装件，其特征在于，该多条沟槽是在该芯片座的表面上围置成方形。
4.如权利要求1所述的导线架式半导体封装件，其特征在于，该多条沟槽之间相互连通。
5.如权利要求1所述的导线架式半导体封装件，其特征在于，每一个沟槽均与两个导流道连通。
6.如权利要求1所述的导线架式半导体封装件，其特征在于，每一个导流道均从该芯片座的边缘向内延伸。
7.如权利要求1所述的导线架式半导体封装件，其特征在于，该导流道是用以引导溢胶的流动。
8.如权利要求1所述的导线架式半导体封装件，其特征在于，该沟槽是用以填充溢胶。
9.如权利要求1所述的导线架式半导体封装件，其特征在于，该沟槽与该导流道具有相同的深度。
10.如权利要求1所述的导线架式半导体封装件，其特征在于，该沟槽与该导流道具有相同的宽度。
11.如权利要求1所述的导线架式半导体封装件，其特征在于，该导流道的深度是该芯片座厚度的一半。
12.如权利要求1所述的导线架式半导体封装件，其特征在于，该导流道的深度是0.05mm至0.15mm。
13.如权利要求1所述的导线架式半导体封装件，其特征在于，该导流道的深度是0.1mm。
14.如权利要求1所述的导线架式半导体封装件，其特征在于，该导流道的宽度是0.03mm至0.2mm。
15.如权利要求1所述的导线架式半导体封装件，其特征在于，该导流道的宽度是0.1mm。
16.如权利要求1所述的导线架式半导体封装件，其特征在于，该芯片借由焊线与该多个管脚电性连接。
17.如权利要求16所述的导线架式半导体封装件，其特征在于，该焊线是金线。
18.一种导线架，其特征在于，该导线架包括：
至少一个芯片座，该芯片座的一表面开设有多条沟槽与导流道，每一个沟槽均借由至少一个导流道连通到该芯片座的边缘；以及
多个管脚，布设在该芯片座的周围。
19.如权利要求18所述的导线架，其特征在于，该多条沟槽在该芯片座的表面上围置出一区域。
20.如权利要求18所述的导线架，其特征在于，该多条沟槽在该芯片座的表面上围置成方形。
21.如权利要求18所述的导线架，其特征在于，该多条沟槽之间相互连通。
22.如权利要求18所述的导线架，其特征在于，每一个沟槽均与两个导流道连通。
23.如权利要求18所述的导线架，其特征在于，每一个导流道均从该芯片座的边缘向内延伸。
24.如权利要求18所述的导线架，其特征在于，该导流道是用以引导溢胶的流动。
25.如权利要求18所述的导线架，其特征在于，该沟槽是用以填充溢胶。
26.如权利要求18所述的导线架，其特征在于，该沟槽与该导流道具有相同的深度。
27.如权利要求18所述的导线架，其特征在于，该沟槽与该导流道具有相同的宽度。
28.如权利要求18所述的导线架，其特征在于，该导流道的深度是该芯片座厚度的一半。
29.如权利要求18所述的导线架，其特征在于，该导流道的深度是0.05mm至0.15mm。
30.如权利要求18所述的导线架，其特征在于，该导流道的深度是0.1mm。
31.如权利要求18所述的导线架，其特征在于，该导流道的宽度是0.03mm至0.2mm。
32.如权利要求18所述的导线架，其特征在于，该导流道的宽度是0.1mm。
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