CN113506749B - 一种芯片堆叠体及其制备方法 - Google Patents
一种芯片堆叠体及其制备方法 Download PDFInfo
- Publication number
- CN113506749B CN113506749B CN202111050487.0A CN202111050487A CN113506749B CN 113506749 B CN113506749 B CN 113506749B CN 202111050487 A CN202111050487 A CN 202111050487A CN 113506749 B CN113506749 B CN 113506749B
- Authority
- CN
- China
- Prior art keywords
- sub
- annular groove
- semiconductor element
- bulge
- annular
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 124
- 239000000463 material Substances 0.000 claims abstract description 81
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 80
- 239000012790 adhesive layer Substances 0.000 claims description 38
- 238000000465 moulding Methods 0.000 claims description 16
- 150000001875 compounds Chemical class 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 239000007769 metal material Substances 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000000853 adhesive Substances 0.000 abstract description 16
- 230000001070 adhesive effect Effects 0.000 abstract description 16
- 238000000576 coating method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004064 recycling Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3178—Coating or filling in grooves made in the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明涉及一种芯片堆叠体及其制备方法。通过在所述第一半导体元件的顶表面形成第一环形凸起和第二环形凸起，所述第一环形凸起围绕所述第二环形凸起，所述第一环形凸起包括多个第一子凸起区、多个第二子凸起区和多个第三子凸起区，且通过对所述第二半导体元件的顶表面进行刻蚀处理，以在所述第二半导体元件的顶表面形成第一环形凹槽、第二环形凹槽以及连通所述第一环形凹槽和所述第二环形凹槽的多个第三凹槽，所述第一环形凹槽围绕所述第二环形凹槽，接着通利用粘结材料将第一环形凸起嵌入到所述第一环形凹槽中，所述第二环形凸起嵌入到所述第二环形凹槽中。
Description
技术领域
本发明涉及半导体封装领域，特别是涉及一种芯片堆叠体及其制备方法。
背景技术
在现有的芯片堆叠体中，多个半导体元件之间通过有机粘合材料垂直堆叠在一起，堆叠工艺完成以后，接着通过模塑工艺包裹芯片堆叠体。在芯片堆叠制程中，在一半导体元件上设置有机粘合材料，进而将另一半导体元件设置在该半导体元件上时，由于有机粘合材料具有流动性，进而会导致有机粘合材料从两个半导体元件的间隙中溢出，一方面会导致有机粘合材料污染半导体元件的有源区，另一方面则会导致两个半导体元件的键合稳定性差。
发明内容
本发明的目的是克服上述现有技术的不足，提供一种芯片堆叠体及其制备方法。
为实现上述目的，本发明采用的技术方案是：
一种芯片堆叠体的制备方法，包括以下步骤：
步骤（1）：提供第一载体，在所述第一载体上设置第一粘结层，在所述第一粘结层上设置多个第一半导体元件，所述第一半导体元件的功能区接触所述第一粘结层。
步骤（2）：接在所述第一粘结层上设置第一牺牲材料层，所述第一牺牲材料层包裹所述第一半导体元件的侧面且暴露所述第一半导体元件的顶表面。
步骤（3）：对所述第一半导体元件的顶表面进行刻蚀处理，以在所述第一半导体元件的顶表面形成第一环形凸起和第二环形凸起，所述第一环形凸起围绕所述第二环形凸起，所述第一环形凸起包括多个第一子凸起区、多个第二子凸起区和多个第三子凸起区，其中，每个第一子凸起区的两侧分别设置一个第二子凸起区和一个第三子凸起区，每个第二子凸起区的两侧分别设置一个第一子凸起区和一个第三子凸起区，每个所述第三子凸起区的两侧分别设置一个第二子凸起区和一个第一子凸起区，所述第二子凸起区的高度小于所述第一子凸起区的高度，所述第三子凸起区的高度小于所述第二子凸起区的高度，所述第二环形凸起的高度与所述第一子凸起区的高度相同，接着去除所述第一牺牲材料层。
步骤（4）：提供第二载体，在所述第二载体上设置第二粘结层，在所述第二粘结层上相应的设置多个第二半导体元件，所述第二半导体元件的功能区接触所述第二粘结层。
步骤（5）：接在所述第二粘结层上设置第二牺牲材料层，所述第二牺牲材料层包裹所述第二半导体元件的侧面且暴露所述第二半导体元件的顶表面。
步骤（6）：对所述第二半导体元件的顶表面进行刻蚀处理，以在所述第二半导体元件的顶表面形成第一环形凹槽、第二环形凹槽以及连通所述第一环形凹槽和所述第二环形凹槽的多个第三凹槽，所述第一环形凹槽围绕所述第二环形凹槽，所述第一环形凹槽、所述第二环形凹槽以及所述第三凹槽三者的深度相同，接着去除所述第二牺牲材料层。
步骤（7）：接着在所述第一环形凹槽和所述第二环形凹槽中设置粘结材料。
步骤（8）：接着将所述第一半导体元件接合至相应的所述第二半导体元件上，使得所述第一环形凸起嵌入到所述第一环形凹槽中，所述第二环形凸起嵌入到所述第二环形凹槽中。
步骤（9）：接着去除所述第一载体，接着在所述第二载体上设置一模塑化合物层，所述模塑化合物层包裹所述第一半导体元件和所述第二半导体元件。
步骤（10）：接着去除所述第二载体，并对所述模塑化合物层进行切割处理，以形成单颗的芯片堆叠体。
在更优选的技术方案中，在所述步骤（1）和（4）中，所述第一粘结层和所述第二粘结层在紫外光照射或加热状态下可以降低粘性。
在更优选的技术方案中，在所述步骤（2）和（5）中，所述第一牺牲材料层和所述第二牺牲材料层的材料为氧化硅、氮化硅、氮氧化硅、多晶硅、光刻胶中的一种。
在更优选的技术方案中，在所述步骤（3）中，通过湿法刻蚀或者干法刻蚀进行所述刻蚀处理，所述第二子凸起区的高度比所述第一子凸起区的高度小500-6000纳米，所述第三子凸起区的高度比所述第二子凸起区的高度小200-3000纳米。
在更优选的技术方案中，在所述步骤（6）中，所述第一环形凹槽和所述第二环形凹槽均为矩形，所述第三凹槽的个数为四个，四个所述第三凹槽分别位于所述第一环形凹槽的第一侧、第二侧、第三侧和第四侧。
在更优选的技术方案中，在所述步骤（3）中，去除所述第一牺牲材料层之后，在所述第一半导体元件的顶表面和侧面沉积金属材料以形成第一金属屏蔽层。
在更优选的技术方案中，在所述步骤（6）中，去除所述第二牺牲材料层之后，在所述第二半导体元件的顶表面和侧面沉积金属材料以形成第二金属屏蔽层。
在更优选的技术方案中，本发明还提出一种芯片堆叠体，其采用上述制备方法制备形成的。
与现有技术相比，本发明的芯片堆叠体及其制备方法有如下的有益效果：
通过对第一半导体元件的顶表面进行刻蚀处理，以在所述第一半导体元件的顶表面形成第一环形凸起和第二环形凸起，所述第一环形凸起围绕所述第二环形凸起，所述第一环形凸起包括多个第一子凸起区、多个第二子凸起区和多个第三子凸起区，且通过对所述第二半导体元件的顶表面进行刻蚀处理，以在所述第二半导体元件的顶表面形成第一环形凹槽、第二环形凹槽以及连通所述第一环形凹槽和所述第二环形凹槽的多个第三凹槽，所述第一环形凹槽围绕所述第二环形凹槽，接着通过在所述第一环形凹槽和所述第二环形凹槽中设置粘结材料，接着将所述第一半导体元件接合至相应的所述第二半导体元件上，使得所述第一环形凸起嵌入到所述第一环形凹槽中，所述第二环形凸起嵌入到所述第二环形凹槽中。上述结构的设置，由于所述第二子凸起区的高度小于所述第一子凸起区的高度，所述第三子凸起区的高度小于所述第二子凸起区的高度，所述第二环形凸起的高度与所述第一子凸起区的高度相同，进而利用粘结材料将第一半导体元件键合至第二半导体元件的过程中，多余的粘结材料可以流动至所述第二、第三子凸起区与所述第一环形凹槽的间隙中，且所述第二环形凸起和所述第二环形凹槽之间多余的粘结材料可以流动至第三凹槽，进而可以留置在第三凹槽中或者进一步流动至所述第二、第三子凸起区与所述第一环形凹槽的间隙中，有效防止粘结材料溢胶，且可以提高第一、第二半导体元件的键合强度。
且通过设置牺牲材料层包裹相应的半导体元件的侧面且暴露相应半导体元件的顶表面，可以防止半导体元件在后续形成环形凸起或环形凹槽过程半导体元件发生移动错位，进而便于环形凸起或环形凹槽的形成。
附图说明
图1为本发明的芯片堆叠体的制备过程中步骤（1）的结构示意图；
图2为本发明的芯片堆叠体的制备过程中步骤（2）的结构示意图；
图3为本发明的芯片堆叠体的制备过程中步骤（3）的结构示意图；
图4为本发明的芯片堆叠体的制备过程中步骤（4）的结构示意图；
图5为本发明的芯片堆叠体的制备过程中步骤（5）的结构示意图；
图6为本发明的芯片堆叠体的制备过程中步骤（6）的结构示意图；
图7为本发明的芯片堆叠体的制备过程中步骤（7）的结构示意图；
图8为本发明的芯片堆叠体的制备过程中步骤（8）的结构示意图；
图9为本发明的芯片堆叠体的制备过程中步骤（9）的结构示意图；
图10为本发明的芯片堆叠体的制备过程中步骤（10）的结构示意图。
具体实施方式
为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提出一种芯片堆叠体的制备方法，包括以下步骤：
步骤（1）：提供第一载体，在所述第一载体上设置第一粘结层，在所述第一粘结层上设置多个第一半导体元件，所述第一半导体元件的功能区接触所述第一粘结层。
步骤（2）：接在所述第一粘结层上设置第一牺牲材料层，所述第一牺牲材料层包裹所述第一半导体元件的侧面且暴露所述第一半导体元件的顶表面。
步骤（3）：对所述第一半导体元件的顶表面进行刻蚀处理，以在所述第一半导体元件的顶表面形成第一环形凸起和第二环形凸起，所述第一环形凸起围绕所述第二环形凸起，所述第一环形凸起包括多个第一子凸起区、多个第二子凸起区和多个第三子凸起区，其中，每个第一子凸起区的两侧分别设置一个第二子凸起区和一个第三子凸起区，每个第二子凸起区的两侧分别设置一个第一子凸起区和一个第三子凸起区，每个所述第三子凸起区的两侧分别设置一个第二子凸起区和一个第一子凸起区，所述第二子凸起区的高度小于所述第一子凸起区的高度，所述第三子凸起区的高度小于所述第二子凸起区的高度，所述第二环形凸起的高度与所述第一子凸起区的高度相同，接着去除所述第一牺牲材料层。
步骤（4）：提供第二载体，在所述第二载体上设置第二粘结层，在所述第二粘结层上相应的设置多个第二半导体元件，所述第二半导体元件的功能区接触所述第二粘结层。
步骤（5）：接在所述第二粘结层上设置第二牺牲材料层，所述第二牺牲材料层包裹所述第二半导体元件的侧面且暴露所述第二半导体元件的顶表面。
步骤（6）：对所述第二半导体元件的顶表面进行刻蚀处理，以在所述第二半导体元件的顶表面形成第一环形凹槽、第二环形凹槽以及连通所述第一环形凹槽和所述第二环形凹槽的多个第三凹槽，所述第一环形凹槽围绕所述第二环形凹槽，所述第一环形凹槽、所述第二环形凹槽以及所述第三凹槽三者的深度相同，接着去除所述第二牺牲材料层。
步骤（7）：接着在所述第一环形凹槽和所述第二环形凹槽中设置粘结材料。
步骤（8）：接着将所述第一半导体元件接合至相应的所述第二半导体元件上，使得所述第一环形凸起嵌入到所述第一环形凹槽中，所述第二环形凸起嵌入到所述第二环形凹槽中。
步骤（9）：接着去除所述第一载体，接着在所述第二载体上设置一模塑化合物层，所述模塑化合物层包裹所述第一半导体元件和所述第二半导体元件。
步骤（10）：接着去除所述第二载体，并对所述模塑化合物层进行切割处理，以形成单颗的芯片堆叠体。
其中，在所述步骤（1）和（4）中，所述第一粘结层和所述第二粘结层在紫外光照射或加热状态下可以降低粘性。
其中，在所述步骤（2）和（5）中，所述第一牺牲材料层和所述第二牺牲材料层的材料为氧化硅、氮化硅、氮氧化硅、多晶硅、光刻胶中的一种。
其中，在所述步骤（3）中，通过湿法刻蚀或者干法刻蚀进行所述刻蚀处理，所述第二子凸起区的高度比所述第一子凸起区的高度小500-6000纳米，所述第三子凸起区的高度比所述第二子凸起区的高度小200-3000纳米。
其中，在所述步骤（6）中，所述第一环形凹槽和所述第二环形凹槽均为矩形，所述第三凹槽的个数为四个，四个所述第三凹槽分别位于所述第一环形凹槽的第一侧、第二侧、第三侧和第四侧。
其中，在所述步骤（3）中，去除所述第一牺牲材料层之后，在所述第一半导体元件的顶表面和侧面沉积金属材料以形成第一金属屏蔽层。
其中，在所述步骤（6）中，去除所述第二牺牲材料层之后，在所述第二半导体元件的顶表面和侧面沉积金属材料以形成第二金属屏蔽层。
本发明还提出一种芯片堆叠体，其采用上述制备方法制备形成的。
如图1～图10所示，本实施例提供一种芯片堆叠体的制备方法，该形成方法包括以下步骤：
如图1所示，在步骤（1）中：提供第一载体300，在所述第一载体300上设置第一粘结层301，在所述第一粘结层301上设置多个第一半导体元件302（图中仅示意一个，实质上有多个第一半导体元件302呈阵列排布），所述第一半导体元件302的功能区接触所述第一粘结层301。
在具体的实施例中，在所述步骤（1）中，所述第一粘结层301在紫外光照射或加热状态下可以降低粘性。
在具体的实施例中，通过涂覆工艺将所述第一粘结层301设置在所述第一载体300上，进而利用夹具将多个第一半导体元件302设置在所述第一载体300上。
在具体的实施例中，所述第一粘结层301可以是任何合适的树脂粘合材料，为了便于后续第一载体300的剥离以及便于第一载体300的重复利用，进而使得所述第一粘结层301在紫外光照射或加热状态下可以降低粘性，进而方便所述第一载体300与所述模塑化合物层分离，而不会损坏第一载体300或第一半导体元件302。
如图2所示，在步骤（2）中：接在所述第一粘结层301上设置第一牺牲材料层303，所述第一牺牲材料层303包裹所述第一半导体元件302的侧面且暴露所述第一半导体元件302的顶表面。
在具体的实施例中，在所述步骤（2）中，所述第一牺牲材料层303的材料为氧化硅、氮化硅、氮氧化硅、多晶硅、光刻胶中的一种。
在具体的实施例中，通过PECVD工艺沉积氧化硅或者通过涂覆工艺涂覆光刻胶以形成所述第一牺牲材料层303。所述第一牺牲材料层303完全包裹所述第一半导体元件302的侧面或者仅仅覆盖所述第一半导体元件302的侧面的一部分，在优选的实施例中，所述第一半导体元件302的侧面中被所述第一牺牲材料层303覆盖的部分的高度占所述第一半导体元件302的厚度的1/2至2/3。上述尺寸的设置，一方面可以确保所述第一半导体元件302不发生移动，另一方面则是为了节约成本，降低牺牲材料的用量。
如图3所示，所述图3是俯视图，在步骤（3）中：对所述第一半导体元件302的顶表面进行刻蚀处理，以在所述第一半导体元件302的顶表面形成第一环形凸起304和第二环形凸起305，所述第一环形凸起304围绕所述第二环形凸起305，所述第一环形凸起304包括多个第一子凸起区3041、多个第二子凸起区3042和多个第三子凸起区3043，其中，每个第一子凸起区3041的两侧分别设置一个第二子凸起区3042和一个第三子凸起区3043，每个第二子凸起区3042的两侧分别设置一个第一子凸起区3041和一个第三子凸起区3043，每个所述第三子凸起区3043的两侧分别设置一个第二子凸起区3042和一个第一子凸起区3041，所述第二子凸起区3042的高度小于所述第一子凸起区3041的高度，所述第三子凸起区3043的高度小于所述第二子凸起区3042的高度，所述第二环形凸起305的高度与所述第一子凸起区3041的高度相同，接着去除所述第一牺牲材料层302。
在具体的实施例中，在所述步骤（3）中，通过湿法刻蚀或者干法刻蚀进行所述刻蚀处理，所述第二子凸起区3042的高度比所述第一子凸起区3041的高度小500-6000纳米，所述第三子凸起区3043的高度比所述第二子凸起区3042的高度小200-3000纳米。
在具体的实施例中，在所述步骤（3）中，去除所述第一牺牲材料层之后，在所述第一半导体元件302的顶表面和侧面沉积金属材料以形成第一金属屏蔽层（未图示）。
在具体的实施例中，利用掩膜对所述第一半导体元件302的顶表面进行湿法刻蚀处理或者干法刻蚀处理，在更优选的实施例中，所述第二子凸起区3042的高度比所述第一子凸起区3041的高度小800纳米、1200纳米、2500纳米、3600纳米、4500纳米、5500纳米，相应的所述第三子凸起区3043的高度比所述第二子凸起区3042的高度小3000纳米、2500纳米、2000纳米、1600纳米、1000纳米、300纳米。
在具体的实施例中，在所述步骤（3）中，在所述第一半导体元件302的顶表面和侧面沉积铜或铝以形成第一金属屏蔽层，更具体的通过电镀、化学镀或PVD工艺形成（未图示）。
如图4所示，在步骤（4）中：提供第二载体400，在所述第二载体400上设置第二粘结层401，在所述第二粘结层401上相应的设置多个第二半导体元件402（图中仅示意一个，实质上有多个第二半导体元件402呈阵列排布），所述第二半导体元件402的功能区接触所述第二粘结层401。
在具体的实施例中，在所述步骤（4）中，所述第二粘结层401在紫外光照射或加热状态下可以降低粘性。
在具体的实施例中，通过涂覆工艺将所述第二粘结层401设置在所述第二载体400上，进而利用夹具将多个第二半导体元件402设置在所述第二载体400上。
在具体的实施例中，所述第二粘结层401可以是任何合适的树脂粘合材料，为了便于后续第二载体400的剥离以及便于第二载体400的重复利用，进而使得所述第二粘结层401在紫外光照射或加热状态下可以降低粘性，进而方便所述第二载体400与所述模塑化合物层分离，而不会损坏第二载体400或第二半导体元件402。
如图5所示，在步骤（5）中：接在所述第二粘结层401上设置第二牺牲材料层403，所述第二牺牲材料层403包裹所述第二半导体元件402的侧面且暴露所述第二半导体元件402的顶表面。
在具体的实施例中，在所述步骤（5）中，所述第二牺牲材料层403的材料为氧化硅、氮化硅、氮氧化硅、多晶硅、光刻胶中的一种。
在具体的实施例中，通过PECVD工艺沉积氧化硅或者通过涂覆工艺涂覆光刻胶以形成所述第二牺牲材料层403。所述第二牺牲材料层403完全包裹所述第二半导体元件402的侧面或者仅仅覆盖所述第二半导体元件402的侧面的一部分，在优选的实施例中，所述第二半导体元件402的侧面中被所述第二牺牲材料层403覆盖的部分的高度占所述第二半导体元件402的厚度的1/2至2/3。上述尺寸的设置，一方面可以确保所述第二半导体元件402不发生移动，另一方面则是为了节约成本，降低牺牲材料的用量。
如图6所示，所述图6是俯视图，在步骤（6）中：对所述第二半导体元件402的顶表面进行刻蚀处理，以在所述第二半导体元件402的顶表面形成第一环形凹槽404、第二环形凹槽405以及连通所述第一环形凹槽404和所述第二环形凹槽405的多个第三凹槽406，所述第一环形凹槽404围绕所述第二环形凹槽405，所述第一环形凹槽404、所述第二环形凹槽405以及所述第三凹槽406三者的深度相同，接着去除所述第二牺牲材料层403。
在具体的实施例中，在所述步骤（6）中，所述第一环形凹槽404和所述第二环形凹槽405均为矩形，所述第三凹槽406的个数为四个，四个所述第三凹槽406分别位于所述第一环形凹槽404的第一侧、第二侧、第三侧和第四侧。
在具体的实施例中，在所述步骤（6）中，去除所述第二牺牲材料层403之后，在所述第二半导体元件402的顶表面和侧面沉积金属材料以形成第二金属屏蔽层（未图示）。
在具体的实施例中，当所述第一环形凹槽404和所述第二环形凹槽405均为矩形时，相应的，所述第一环形凸起304和第二环形凸起305也为矩形。
在具体的实施例中，在所述步骤（6）中，通过湿法刻蚀或者干法刻蚀进行所述刻蚀处理。
在具体的实施例中，所述第一环形凹槽404、所述第二环形凹槽405以及所述第三凹槽406三者的深度相同，且所述第一环形凹槽404的深度稍大于所述第二环形凸起305的高度。
如图7所示，所述图7是俯视图，在步骤（7）中：接着在所述第一环形凹槽404和所述第二环形凹槽405中设置粘结材料407。
在具体的实施例中，所述粘结材料407为合适的粘结材料即可。
如图8所示，在步骤（8）中：接着将所述第一半导体元件302接合至相应的所述第二半导体元件402上，使得所述第一环形凸起304嵌入到所述第一环形凹槽404中，所述第二环形凸起305嵌入到所述第二环形凹槽405中。
在具体的实施例中，上述结构的设置可以方便多余的粘结材料可以流动至第三凹槽，进而可以留置在第三凹槽中或者进一步流动至所述第二、第三子凸起区与所述第一环形凹槽的间隙中，有效防止粘结材料溢胶，且可以提高第一、第二半导体元件的键合强度。
如图9所示，在步骤（9）中：接着去除所述第一载体300，接着在所述第二载体400上设置一模塑化合物层500，所述模塑化合物层500包裹所述第一半导体元件302和所述第二半导体元件402。
在具体的实施例中，所述模塑化合物层500可以为环氧树脂。
如图10所示，在步骤（10）中：接着去除所述第二载体400，并对所述模塑化合物层500进行切割处理，以形成单颗的芯片堆叠体600。
在具体的实施例中，通过刀具切割或者利用激光切割以形成所述单颗的芯片堆叠体600。
如图10所示，本发明还提出一种芯片堆叠体600，其采用上述制备方法制备形成的。
与现有技术相比，本发明的芯片堆叠体及其制备方法有如下的有益效果：
通过对第一半导体元件的顶表面进行刻蚀处理，以在所述第一半导体元件的顶表面形成第一环形凸起和第二环形凸起，所述第一环形凸起围绕所述第二环形凸起，所述第一环形凸起包括多个第一子凸起区、多个第二子凸起区和多个第三子凸起区，且通过对所述第二半导体元件的顶表面进行刻蚀处理，以在所述第二半导体元件的顶表面形成第一环形凹槽、第二环形凹槽以及连通所述第一环形凹槽和所述第二环形凹槽的多个第三凹槽，所述第一环形凹槽围绕所述第二环形凹槽，接着通过在所述第一环形凹槽和所述第二环形凹槽中设置粘结材料，接着将所述第一半导体元件接合至相应的所述第二半导体元件上，使得所述第一环形凸起嵌入到所述第一环形凹槽中，所述第二环形凸起嵌入到所述第二环形凹槽中。上述结构的设置，由于所述第二子凸起区的高度小于所述第一子凸起区的高度，所述第三子凸起区的高度小于所述第二子凸起区的高度，所述第二环形凸起的高度与所述第一子凸起区的高度相同，进而利用粘结材料将第一半导体元件键合至第二半导体元件的过程中，多余的粘结材料可以流动至所述第二、第三子凸起区与所述第一环形凹槽的间隙中，且所述第二环形凸起和所述第二环形凹槽之间多余的粘结材料可以流动至第三凹槽，进而可以留置在第三凹槽中或者进一步流动至所述第二、第三子凸起区与所述第一环形凹槽的间隙中，有效防止粘结材料溢胶，且可以提高第一、第二半导体元件的键合强度。
且通过设置牺牲材料层包裹相应的半导体元件的侧面且暴露相应半导体元件的顶表面，可以防止半导体元件在后续形成环形凸起或环形凹槽过程半导体元件发生移动错位，进而便于环形凸起或环形凹槽的形成。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种芯片堆叠体的制备方法，其特征在于：包括以下步骤：
步骤（1）：提供第一载体，在所述第一载体上设置第一粘结层，在所述第一粘结层上设置多个第一半导体元件，所述第一半导体元件的功能区接触所述第一粘结层；
步骤（2）：接在所述第一粘结层上设置第一牺牲材料层，所述第一牺牲材料层包裹所述第一半导体元件的侧面且暴露所述第一半导体元件的顶表面；
步骤（3）：对所述第一半导体元件的顶表面进行刻蚀处理，以在所述第一半导体元件的顶表面形成第一环形凸起和第二环形凸起，所述第一环形凸起围绕所述第二环形凸起，所述第一环形凸起包括多个第一子凸起区、多个第二子凸起区和多个第三子凸起区，其中，每个第一子凸起区的两侧分别设置一个第二子凸起区和一个第三子凸起区，每个第二子凸起区的两侧分别设置一个第一子凸起区和一个第三子凸起区，每个所述第三子凸起区的两侧分别设置一个第二子凸起区和一个第一子凸起区，所述第二子凸起区的高度小于所述第一子凸起区的高度，所述第三子凸起区的高度小于所述第二子凸起区的高度，所述第二环形凸起的高度与所述第一子凸起区的高度相同，接着去除所述第一牺牲材料层；
步骤（4）：提供第二载体，在所述第二载体上设置第二粘结层，在所述第二粘结层上相应的设置多个第二半导体元件，所述第二半导体元件的功能区接触所述第二粘结层；
步骤（5）：接在所述第二粘结层上设置第二牺牲材料层，所述第二牺牲材料层包裹所述第二半导体元件的侧面且暴露所述第二半导体元件的顶表面；
步骤（6）：对所述第二半导体元件的顶表面进行刻蚀处理，以在所述第二半导体元件的顶表面形成第一环形凹槽、第二环形凹槽以及连通所述第一环形凹槽和所述第二环形凹槽的多个第三凹槽，所述第一环形凹槽围绕所述第二环形凹槽，所述第一环形凹槽、所述第二环形凹槽以及所述第三凹槽三者的深度相同，接着去除所述第二牺牲材料层；
步骤（7）：接着在所述第一环形凹槽和所述第二环形凹槽中设置粘结材料；
步骤（8）：接着将所述第一半导体元件接合至相应的所述第二半导体元件上，使得所述第一环形凸起嵌入到所述第一环形凹槽中，所述第二环形凸起嵌入到所述第二环形凹槽中；
步骤（9）：接着去除所述第一载体，接着在所述第二载体上设置一模塑化合物层，所述模塑化合物层包裹所述第一半导体元件和所述第二半导体元件；
步骤（10）：接着去除所述第二载体，并对所述模塑化合物层进行切割处理，以形成单颗的芯片堆叠体。
2.根据权利要求1所述的芯片堆叠体的制备方法，其特征在于：在所述步骤（1）和（4）中，所述第一粘结层和所述第二粘结层在紫外光照射或加热状态下可以降低粘性。
3.根据权利要求1所述的芯片堆叠体的制备方法，其特征在于：在所述步骤（2）和（5）中，所述第一牺牲材料层和所述第二牺牲材料层的材料为氧化硅、氮化硅、氮氧化硅、多晶硅、光刻胶中的一种。
4.根据权利要求1所述的芯片堆叠体的制备方法，其特征在于：在所述步骤（3）中，通过湿法刻蚀或者干法刻蚀进行所述刻蚀处理，所述第二子凸起区的高度比所述第一子凸起区的高度小500-6000纳米，所述第三子凸起区的高度比所述第二子凸起区的高度小200-3000纳米。
5.根据权利要求1所述的芯片堆叠体的制备方法，其特征在于：在所述步骤（6）中，所述第一环形凹槽和所述第二环形凹槽均为矩形，所述第三凹槽的个数为四个，四个所述第三凹槽分别位于所述第一环形凹槽的第一侧、第二侧、第三侧和第四侧。
6.根据权利要求1所述的芯片堆叠体的制备方法，其特征在于：在所述步骤（3）中，去除所述第一牺牲材料层之后，在所述第一半导体元件的顶表面和侧面沉积金属材料以形成第一金属屏蔽层。
7.根据权利要求6所述的芯片堆叠体的制备方法，其特征在于：在所述步骤（6）中，去除所述第二牺牲材料层之后，在所述第二半导体元件的顶表面和侧面沉积金属材料以形成第二金属屏蔽层。
8.一种芯片堆叠体，其特征在于，采用权利要求1-7中任一项所述的制备方法形成的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111050487.0A CN113506749B (zh) | 2021-09-08 | 2021-09-08 | 一种芯片堆叠体及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111050487.0A CN113506749B (zh) | 2021-09-08 | 2021-09-08 | 一种芯片堆叠体及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113506749A CN113506749A (zh) | 2021-10-15 |
| CN113506749B true CN113506749B (zh) | 2021-11-12 |
Family
ID=78016490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111050487.0A Active CN113506749B (zh) | 2021-09-08 | 2021-09-08 | 一种芯片堆叠体及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113506749B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768195B2 (en) * | 2001-08-29 | 2004-07-27 | Sun Microsystems, Inc. | Multi-chip semiconductor device |
| CN1808713A (zh) * | 2005-01-20 | 2006-07-26 | 矽品精密工业股份有限公司 | 导线架式半导体封装件及其导线架 |
| CN108666292A (zh) * | 2017-03-27 | 2018-10-16 | 上海卓弘微系统科技有限公司 | 覆晶封装结构 |
| CN109585390A (zh) * | 2017-09-29 | 2019-04-05 | 三星电子株式会社 | 半导体封装件 |
| CN111106068A (zh) * | 2019-12-31 | 2020-05-05 | 淄博职业学院 | 一种双芯片结构及其制造方法 |
| CN111696944A (zh) * | 2020-07-17 | 2020-09-22 | 开元通信技术（厦门）有限公司 | 一种键合晶圆及晶圆键合方法 |
-
2021
- 2021-09-08 CN CN202111050487.0A patent/CN113506749B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768195B2 (en) * | 2001-08-29 | 2004-07-27 | Sun Microsystems, Inc. | Multi-chip semiconductor device |
| CN1808713A (zh) * | 2005-01-20 | 2006-07-26 | 矽品精密工业股份有限公司 | 导线架式半导体封装件及其导线架 |
| CN108666292A (zh) * | 2017-03-27 | 2018-10-16 | 上海卓弘微系统科技有限公司 | 覆晶封装结构 |
| CN109585390A (zh) * | 2017-09-29 | 2019-04-05 | 三星电子株式会社 | 半导体封装件 |
| CN111106068A (zh) * | 2019-12-31 | 2020-05-05 | 淄博职业学院 | 一种双芯片结构及其制造方法 |
| CN111696944A (zh) * | 2020-07-17 | 2020-09-22 | 开元通信技术（厦门）有限公司 | 一种键合晶圆及晶圆键合方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113506749A (zh) | 2021-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP4266369A1 (en) | Three-dimensional memory device and manufacturing method therefor, and three-dimensional memory | |
| US20100308449A1 (en) | Semiconductor packages and manufacturing method thereof | |
| WO2001015223A1 (fr) | Dispositif semi-conducteur et son procede de fabrication | |
| JP2002076040A5 (zh) | ||
| CN105144367A (zh) | 半导体器件和制造半导体器件的方法 | |
| US11404355B2 (en) | Package with lead frame with improved lead design for discrete electrical components and manufacturing the same | |
| TW202025409A (zh) | 堆疊式封裝結構及其製法 | |
| TWI421956B (zh) | 晶片尺寸封裝件及其製法 | |
| US20230137800A1 (en) | Semiconductor package and formation method thereof | |
| US11764181B2 (en) | Semiconductor package and method for fabricating the semiconductor package | |
| TW201239998A (en) | Method for mold array process to prevent peripheries of substrate exposed | |
| CN113506748B (zh) | 一种半导体堆叠构件及其制备方法 | |
| US11715714B2 (en) | Semiconductor devices and methods of manufacturing semiconductor devices | |
| CN105720018A (zh) | 在缓冲层中具有开口的集成扇出结构 | |
| CN113506749B (zh) | 一种芯片堆叠体及其制备方法 | |
| TWI224840B (en) | Method for fabricating flip chip ball grid array package | |
| CN112420641A (zh) | 一种功率元件封装结构及其制备方法 | |
| JP4073098B2 (ja) | 半導体装置の製造方法 | |
| US9324686B2 (en) | Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same | |
| CN112349595A (zh) | 芯片封装结构的制作方法 | |
| CN206259335U (zh) | 半导体装置 | |
| CN115312475A (zh) | 用于半导体裸片组合件的囊封翘曲减少及相关联方法及系统 | |
| CN111627857A (zh) | 封装方法及封装结构 | |
| JP2005191485A (ja) | 半導体装置 | |
| JP7181336B2 (ja) | 半導体パッケージ方法及び半導体パッケージ構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A chip stack and a preparation method thereof Effective date of registration: 20220726 Granted publication date: 20211112 Pledgee: Bank of China Limited Nantong Haimen sub branch Pledgor: NANTONG HUIFENG ELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2022320010426 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |