JP7181336B2 - 半導体パッケージ方法及び半導体パッケージ構造 - Google Patents

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Description

本発明は、半導体パッケージ方法に関し、より詳しくは、半導体の封止体に溝部を形成する半導体パッケージ方法に関する。
半導体パッケージ（Semiconductor package）は、半導体装置をエポキシ樹脂成形材料（Epoxy Molding Compound、ＥＭＣ）で被覆した後、エポキシ樹脂成形材料を硬化させて封止体とする。封止体は、半導体装置が外界の環境の衝撃、湿気、或いは静電気の影響を受けないようにするために用いられている。
電子装置は現在軽量薄型の方向に向けて発展しており、このため、エポキシ樹脂成形材料を硬化させた封止体はなるべく薄く成形されている。しかしながら、封止体が薄すぎると半導体パッケージの強度が不足してしまい、運搬や後続のプロセス中に反り（Warpage）が生じる。例えば、ファンアウト型ウエハーレベルパッケージング（Fan out wafer level packaging）では、再配線層（Redistribution layer）によりチップの出力端点をチップ以外の領域に延伸し、単一のチップが出力可能なピン数を増加させている。しかし、薄型化した半導体パッケージでは強度が不足し、再配線層とチップのパッドとの間の対置が難しくなる。或いは、ウェハー支持システムに載置しなければ加工プロセスを実行できなくなってしまい、製造コストが上昇する。
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明の提案に至った。
本発明は、以上の従来技術の課題を解決する為になされたものである。即ち、本発明の目的は、封止体に溝部を形成し、封止体を薄型化する際に溝部のリング型強化部により半導体パッケージの強度及び平坦性を維持し、半導体パッケージ構造が後続のプロセス中に反り返らないようにする。
上記課題を解決するために、本発明のある態様の半導体パッケージ方法は、キャリアに複数の半導体装置を設置する工程と、前記半導体装置を被覆し、溝部を有する封止体であって、前記溝部は強化部及び凹部を有し、前記強化部は前記凹部から突出し、且つ前記凹部を囲む封止体を前記キャリアに形成する工程と、前記封止体の前記溝部の前記強化部を除去する工程と、を含み、前記溝部の凹溝の底面には複数の強化リブが凸設されている。
また、本発明の別の態様は、半導体パッケージ構造である。この半導体パッケージ構造は、キャリアと、複数の半導体装置と、封止体と、を備えている。前記半導体装置は前記キャリアに設置され、前記封止体は前記キャリアに設置されている。前記封止体は前記半導体装置を被覆し、溝部を有している。前記封止体の前記溝部は強化部及び凹部を有し、前記強化部は前記凹部から突出し、且つ前記凹部を囲み、前記溝部の凹溝の底面には複数の強化リブが凸設されている。
本発明は封止体に溝部を形成し、溝部の強化部が封止体の強度及び平坦性を維持することで反りが生じないようにしている。また、強化部が支持することで封止体の凹部をさらに薄型化することを可能にすることに加え、後続のプロセス中にウェハー支持システムを使用する必要をなくし、半導体パッケージプロセスの複雑さを大幅に簡略化している。
本明細書及び図面の記載により、少なくとも、以下の事項が明らかとなる。
本発明の第１実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第１実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第１実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第１実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第１実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第１実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第２実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第２実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第２実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第３実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第３実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第３実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第３実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第３実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第３実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第４実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第４実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第４実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第４実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第４実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第５実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第５実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第５実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の第５実施形態による半導体パッケージ方法を示すフローチャートである。 本発明の一実施形態による半導体パッケージ構造を模式的に示した傾斜図である。 本発明の一実施形態による半導体パッケージ構造を模式的に示した傾斜図である。 本発明の一実施形態による半導体パッケージ構造を模式的に示した断面図である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、本発明は以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることは言うまでもない。
（第１実施形態）
図１Ａから図１Ｆは、本発明の第１実施形態による半導体パッケージ方法を示すフローチャートである。図１Ａに示されるように、キャリア１１０が提供され、ピックアンドプレースプロセス（pick and place）により、複数の半導体装置１２０をキャリア１１０に設置する。本実施例では、各半導体装置１２０はチップ１２１であり、チップ１２１はアクティブ面１２１ａ及び背面１２１ｂを有している。アクティブ面１２１ａは複数のパッド１２１ｃを有し、キャリア１１０には粘性を有している接着層１１１が設置され、これらチップ１２１がアクティブ面１２１ａによりキャリア１１０に接触すると、これらチップ１２１がキャリア１１０に堅固に粘着する。接着層１１１は一時的結合剤（Temporary bonding material、ＴＢＭ）である。
図１Ｂに示されるように、キャリア１１０に封止体１３０を形成し、封止体１３０はこれら半導体装置１２０を被覆している。本実施例では、封止体１３０を形成する製造方法は、まず上型２１０及び下型２２０を有している金型２００を提供する。キャリア１１０及び封止剤を下型２２０に設置し、或いはキャリア１１０及び封止剤を上型２１０及び下型２２０にそれぞれ設置する。続いて、上型２１０及び下型２２０を型締してモールドキャビティ２３０を形成する。モールドキャビティ２３０が封止剤を圧縮して封止剤がモールドキャビティ２３０の形状になり、封止剤がこれら半導体装置１２０を被覆する。最後に、封止剤を高温で硬化させて封止体１３０を形成する。上型２１０または下型２２０は図面中の位置で定義するが、実際のプロセス中の上型及び下型ではない。本実施例では、上型２１０または下型２２０の形状の設計により、モールドキャビティ２３０の形状が凹字形となり、上述のプロセスにより溝部１３１を有する封止体１３０を直接形成している。或いは、他の実施例では、離型フィルム（release film）または離型フィルムに設置されているスペーサー（spacer）により、モールドキャビティ２３０の形状を改変している。離型フィルムはキャリア１１０を下型２２０に設置する前に上型２１０及び下型２２０に予め敷設され、金型２００を型開きする際に封止体１３０を脱型する。これにより、中心部の厚さが外環の厚さより厚い離型フィルムまたは離型フィルムの中心部に設置されているスペーサーにより、モールドキャビティ２３０の形状が凹字形となり、封止剤を硬化した後に溝部１３１を有する封止体１３０が形成される。但し、全てのパッケージプロセスに離型フィルムを設置する必要があるわけではない。よって、他の実施例では、封止剤とスペーサーとの間に反応が発生しない場合、単純にスペーサーを上型２１０または下型２２０の中心部に設置するのみで下型２２０の形状を凹字形に改変可能である。
図１Ｃに示されるように、上型２１０及び下型２２０を型開きした後に、溝部１３１を有している半導体パッケージ構造Ｐを取り出す。溝部１３１は強化部１３１ａ及び凹部１３１ｂを有する。強化部１３１ａは凹部１３１ｂから突出し、且つ強化部１３１ａは凹部１３１ｂを囲み、凹部１３１ｂは凹溝の底面１３１ｃを有している。好ましくは、凹部１３１ｂの凹溝の底面１３１ｃと封止体１３０の下面１３２との間には５００μｍ未満の第一ピッチＤ１が設けられ、半導体パッケージ構造Ｐを薄型化する目的を達成する。本実施例では、第一ピッチＤ１は４００μｍまたは５００μｍであるが、本発明はこれに限られない。強化部１３１ａは上面１３１ｄを有する。強化部１３１ａの上面１３１ｄと封止体１３０の下面１３２との間には第二ピッチＤ２が設けられ、第二ピッチＤ２は６００μｍ超であり、凹部１３１ｂよりも高い強度を有している。強化部１３１ａが凹部１３１ｂ全体を囲むことにより構造全体に十分な強度及び平坦性を提供し、これにより後続のプロセスで支持システムを別途設置せずに半導体パッケージ構造Ｐに対して直接加工が実行可能になる。本実施例では、第二ピッチＤ２は６００μｍまたは７００μｍであるが、本発明はこれに限られない。
図６Ａに示されるように、半導体パッケージ構造Ｐは、円形のウェハーレベル半導体パッケージ（wafer level package）である。或いは、図６Ｂに示されるように、半導体パッケージ構造Ｐは、矩形のパネルレベルパッケージ（panel level package）である。２種類の形状は共に溝部１３１の凹部１３１ｂによりパッケージ構造を薄型化し、溝部１３１の強化部１３１ａによりパッケージ構造の強度を維持している。
好ましくは、図７に示されるように、金型２００のモールドキャビティ２３０の形状の設計により、溝部１３１の凹溝の底面１３１ｃに複数の強化リブ１３１ｅを凸設し、半導体パッケージ構造Ｐの強度をさらに高めている。これら強化リブ１３１ｅは、任意の形状またはスクライブラインに沿って設置されている。他の実施例では、二次パッケージ方式により溝部１３１の凹溝の底面１３１ｃにこれら強化リブ１３１ｅを形成している。
図１Ｄに示されるように、キャリア１１０を除去することでこれらチップ１２１のこれらパッド１２１ｃが露出する。且つ、再配線層１４０（redistribution layer）をこれらチップ１２１のアクティブ面１２１ａに設置し、再配線層１４０をこれらパッド１２１ｃに電気的に接続している。再配線層１４０は、フォトレジスト層のパターン化及び金属電気めっきプロセスにより、これらチップ１２１のアクティブ面１２１ａ上の多層の絶縁層及び金属層に形成され、これらチップ１２１のこれらパッド１２１ｃを他の位置に延伸するために用いられ、後続の複数の接続素子１５０の接続をガイドしている。
また、図１Ｅに示されるように、これら接続素子１５０を再配線層１４０に設置し、且つ各接続素子１５０は、再配線層１４０を介して各パッド１２１ｃに電気的に接続している。本実施例では、これら接続素子１５０は半田ボール（solder ball）であり、或いは、他の実施例では、これら接続素子１５０はバンプ（bump）であるが、本発明はこれに限られない。
図１Ｆに示されるように、ダイシングテープ１６０（dicing tape）に封止体１３０を貼付すると共に、封止体１３０のダイシングを行って複数の半導体パッケージ素子を形成している。好ましくは、レーザーダイシング（laser dicing）またはウェハーダイシングソー（wafer saw blade）を使用してダイシングを行う場合、封止体１３０の強化部１３１ａが同時にこの工程中に切除される。また、溝部１３１の凹溝の底面１３１ｃにこれら強化リブ１３１ｅを形成する。且つこれら強化リブ１３１ｅがスクライブラインに沿って設置されている場合、これら強化リブ１３１ｅも封止体１３０のダイシングと同時に除去される。但し、これら強化リブ１３１ｅが任意のパターンである場合、まずこれら強化リブ１３１ｅを研磨ツールにより擦り減らしてから封止体１３０のダイシングを行うことで、ダイシングを行う際に平坦性に影響を及ぼさないようにしている。
（第２実施形態）
図２Ａから図２Ｃは本発明の第２実施形態による半導体パッケージ方法を示すフローチャートである。第１実施形態との差異は、本実施形態では研磨プロセスにより封止体１３０の溝部１３１を形成している点である。図２Ａに示されるように、ピックアンドプレースプロセス（pick and place）によりキャリア１１０の接着層１１１にこれら半導体装置１２０を設置している。次いで、図２Ｂを参照すると、金型２００のモールドキャビティ２３０中にキャリア１１０を設置し、且つキャリア１１０に封止体１３０を形成し、封止体１３０はこれら半導体装置１２０を被覆している。図２Ｃに示されるように、研磨ツールＧにより封止体１３０に対する研磨を行うと共に、辺縁部分を避け、封止体１３０に溝部１３１の強化部１３１ａ及び凹部１３１ｂを形成している。強化部１３１ａが凹部１３１ｂを囲むことにより、反りが生じないように凹部１３１ｂを支持し、且つ凹部１３１ｂの強度及び平坦性を高めている。本実施形態の後続のプロセスは第１実施形態と同じであるため再述はしない。
（第３実施形態）
図３Ａから図３Ｆは本発明の第３実施形態による半導体パッケージ方法を示すフローチャートである。第１実施形態との差異は、各半導体装置１２０はこれらチップ１２１の背面１２１ｂがキャリア１１０に接触し、アクティブ面１２１ａがこれらバンプ１２１ｄを有し、各バンプ１２１ｄが各パッド１２１ｃに電気的に接続している点である。また、本実施形態は研磨プロセスにより封止体１３０の溝部１３１を形成している。
図３Ａに示されるように、まずピックアンドプレースプロセス（pick and place）によりキャリア１１０にこれら半導体装置１２０を載置し、これらチップ１２１の背面１２１ｂをキャリア１１０の接着層１１１に粘着させている。続いて、図３Ｂを参照すると、これら半導体装置１２０を設置しているキャリア１１０を金型２００のモールドキャビティ２３０に設置すると共に、モールドキャビティ２３０中に封止剤を注入し、封止剤を加温して硬化させ、封止体１３０を形成する。図３Ｃに示されるように、研磨ツールＧにより封止体１３０に対する研磨を行うと共に、辺縁部分を避け、封止体１３０に溝部１３１の強化部１３１ａ及び凹部１３１ｂを形成している。強化部１３１ａが凹部１３１ｂを囲むことにより、反りが生じないように凹部１３１ｂを支持し、且つ凹部１３１ｂの強度及び平坦性を高めている。本実施例では、これらチップ１２１のこれらバンプ１２１ｄが溝部１３１の凹溝の底面１３１ｃに露出するまで研磨ツールＧによる研磨を行う。
図３Ｄに示されるように、溝部１３１の凹溝の底面１３１ｃに再配線層１４０を設置し、且つ再配線層１４０はこれらバンプ１２１ｄに電気的に接続し、再配線層１４０はフォトレジスト層のパターン化及び金属電気めっきプロセスにより凹溝の底面１３１ｃの多層絶縁層及び金属層に形成されている。続いて、図３Ｅに示されるように、再配線層１４０にこれら接続素子１５０を設置し、各接続素子１５０は再配線層１４０を介して各バンプ１２１ｄに電気的に接続している。本実施例では、これら接続素子１５０は半田ボールであり、或いは、他の実施例では、これら接続素子１５０はバンプであるが、本発明はこれに限られない。最後に、図３Ｆに示されるように、キャリア１１０を除去し、ダイシングテープ１６０に封止体１３０を貼付すると共に、封止体１３０のダイシングを行ってこれら半導体パッケージ素子を形成している。
（第４実施形態）
図４Ａから図４Ｅは本発明の第４実施形態による半導体パッケージ方法を示すフローチャートである。第１実施形態との差異は、各半導体装置１２０がチップ１２１及び再配線層１４０である点である。図４Ａに示されるように、キャリア１１０に再配線層１４０を設置し、且つ再配線層１４０の第一表面１４１がキャリア１１０に接触し、再配線層１４０はフォトレジスト層のパターン化及び金属電気めっきプロセスによりキャリア１１０の多層絶縁層及び金属層に形成されている。図４Ｂに示されるように、再配線層１４０の第二表面１４２にこれらチップ１２１を設置する。チップ１２１はアクティブ面１２１ａ及び背面１２１ｂを有し、アクティブ面１２１ａはこれらパッド１２１ｃ及びこれらバンプ１２１ｄを有する。これらバンプ１２１ｄはこれらパッド１２１ｃ及び再配線層１４０に電気的に接続し、各パッド１２１ｃは各バンプ１２１ｄを介して再配線層１４０に電気的に接続している。
図４Ｃに示されるように、これら半導体装置１２０が設置されているキャリア１１０を、金型２００のモールドキャビティ２３０に設置すると共にモールドキャビティ２３０中に封止剤を注入し、封止剤を加温して硬化させることで封止体１３０を形成している。本実施例では、上型２１０または下型２２０の形状の設計により、モールドキャビティ２３０の形状を凹字形にし、直接注入及び硬化を行って溝部１３１を有する封止体１３０を形成している。図４Ｄに示されるように、キャリア１１０を除去すると共に再配線層１４０の第一表面１４１にこれら接続素子１５０を設置し、且つ各接続素子１５０は再配線層１４０を介して各バンプ１２１ｄに電気的に接続している。本実施例では、これら接続素子１５０は半田ボールであり、或いは、他の実施例では、これら接続素子１５０はバンプであるが、本発明はこれに限られない。最後に、図４Ｅを参照すると、ダイシングテープ１６０に封止体１３０を貼付すると共に、封止体１３０のダイシングを行ってこれら半導体パッケージ素子を形成している。
（第５実施形態）
図５Ａから図５Ｄは本発明の第５実施形態による半導体パッケージ方法を示すフローチャートである。第４実施形態との差異は、本実施形態は研磨プロセスにより封止体１３０の溝部１３１を形成している点である。図５Ａに示されるように、同様に、フォトレジスト層のパターン化及び金属電気めっきプロセスによりキャリア１１０に再配線層１４０を形成している。続いて、図５Ｂに示されるように、再配線層１４０の第二表面１４２にチップ１２１を設置する。チップ１２１のこれらバンプ１２１ｄをこれらパッド１２１ｃ及び再配線層１４０に電気的に接続し、各パッド１２１ｃは各バンプ１２１ｄを介して再配線層１４０に電気的に接続している。続いて、図５Ｃに示されるように、金型２００のモールドキャビティ２３０中にキャリア１１０を設置し、キャリア１１０に封止体１３０を形成し、封止体１３０はこれら半導体装置１２０を被覆している。図５Ｄに示されるように、封止体１３０を取り出し、研磨ツールＧにより封止体１３０に対する研磨を行うと共に、辺縁部分を避け、封止体１３０に溝部１３１の強化部１３１ａ及び凹部１３１ｂを形成している。強化部１３１ａが凹部１３１ｂを囲むことで反りが生じないように凹部１３１ｂを支持し、凹部１３１ｂの強度及び平坦性を高めている。本実施形態の後続のプロセスは第４実施形態と同じであるため再述はしない。
本発明は封止体１３０に溝部１３１を形成し、溝部１３１の強化部１３１ａにより封止体１３０の強度及び平坦性を維持することで反りが生じないようにしている。強化部１３１ａが支持することで封止体１３０の凹部１３１ｂをさらに薄型化することが可能になるほか、後続のプロセス中にウェハー支持システムを別途使用する必要をなくし、半導体パッケージプロセスの複雑さを大幅に簡略化している。
上述の実施形態は本発明の技術思想及び特徴を説明するためのものにすぎず、当該技術分野を熟知する者に本発明の内容を理解させると共にこれをもって実施させることを目的とし、本発明の特許請求の範囲を限定するものではない。従って、本発明の精神を逸脱せずに行う各種の同様の効果をもつ改良又は変更は、本発明の特許請求の範囲に含まれるものとする。
１１０ キャリア
１１１ 接着層
１２０ 半導体装置
１２１ チップ
１２１ａ アクティブ面
１２１ｂ 背面
１２１ｃ パッド
１２１ｄ バンプ
１３０ 封止体
１３１ 溝部
１３１ａ 強化部
１３１ｂ 凹部
１３１ｃ 凹溝の底面
１３１ｄ 上面
１３１ｅ 強化リブ
１３２ 下面
１４０ 再配線層
１４１ 第一表面
１４２ 第二表面
１５０ 接続素子
１６０ ダイシングテープ
２００ 金型
２１０ 上型
２２０ 下型
２３０ モールドキャビティ
Ｄ１ 第一ピッチ
Ｄ２ 第二ピッチ
Ｇ 研磨ツール
Ｐ 半導体パッケージ構造

Claims (14)

  1. キャリアに複数の半導体装置を設置する工程と、
    前記半導体装置を被覆し、溝部を有する封止体であって、前記溝部は強化部及び凹部を有し、前記強化部は前記凹部から突出し、且つ前記凹部を囲む封止体を前記キャリアに形成する工程と、
    前記封止体の前記溝部の前記強化部を除去する工程と、
    を含み、
    前記溝部の凹溝の底面には複数の強化リブが凸設されていることを特徴とする半導体パッケージ方法。
  2. 前記半導体装置は前記溝部の前記凹部に被覆されていることを特徴とする請求項１に記載の半導体パッケージ方法。
  3. 前記強化部は前記半導体装置を被覆していないことを特徴とする請求項２に記載の半導体パッケージ方法。
  4. 前記封止体は下面を有し、前記凹部は前記凹溝の底面を有し、前記凹部の前記凹溝の底面と前記封止体の下面との間には５００μｍ未満の第一ピッチが設けられ、前記強化部は上面を有し、前記強化部の上面と前記封止体の下面との間には６００μｍ超の第二ピッチが設けられていることを特徴とする請求項１に記載の半導体パッケージ方法。
  5. 前記キャリアを除去し、前記封止体をダイシングテープに貼付し、前記封止体のダイシングを行って複数の半導体パッケージ素子を形成する工程を含むことを特徴とする請求項１に記載の半導体パッケージ方法。
  6. 各前記半導体装置はアクティブ面及び背面を有するチップを含み、前記アクティブ面は前記キャリアに接触し、複数のパッドを有し、前記背面は前記封止体により被覆され、
    前記キャリアに前記封止体を形成した後、前記キャリアを除去すると共に、再配線層を前記アクティブ面に設置し、且つ前記再配線層は前記パッドに電気的に接続し、次いで前記再配線層に複数の接続素子を設置し、各前記接続素子は前記再配線層を介して各前記パッドに電気的に接続していることを特徴とする請求項１に記載の半導体パッケージ方法。
  7. 前記キャリアに前記封止体を形成する工程は、
    モールドキャビティを有している金型を提供する工程と、
    複数の前記半導体装置が設置されている前記キャリアを前記金型の前記モールドキャビティ中に設置する工程と、
    凹字形を呈する前記モールドキャビティ中に封止剤を注入する工程と、
    前記封止剤を硬化させて、前記溝部を有している前記封止体を形成する工程と、
    を含むことを特徴とする請求項１または６に記載の半導体パッケージ方法。
  8. 各前記半導体装置はアクティブ面及び背面を有するチップを含み、前記背面は前記キャリアに接触し、前記アクティブ面は複数のバンプを有し、各前記バンプは複数のパッドに電気的に接続し、
    前記キャリアに前記封止体を形成した後、前記封止体を研磨し、前記バンプを前記凹溝の底面に露出させ、次いで前記凹溝の底面に再配線層を設置し、且つ前記再配線層を前記バンプに電気的に接続し、複数の接続素子を前記再配線層に設置し、各前記接続素子は前記再配線層を介して各前記バンプに電気的に接続していることを特徴とする請求項１に記載の半導体パッケージ方法。
  9. 各前記半導体装置はチップ及び再配線層を有し、前記再配線層の第一表面は前記キャリアに接触し、前記チップは前記再配線層の第二表面に設置され、前記チップはアクティブ面及び背面を有し、前記アクティブ面は、複数のパッド、及び、前記パッドと前記再配線層とに電気的に接続する複数のバンプを有し、各前記パッドは各前記バンプを介して前記再配線層に電気的に接続し、
    前記キャリアに前記封止体を形成した後、前記キャリアを除去すると共に、前記再配線層の前記第一表面に、前記再配線層を介して各前記バンプに電気的に接続している複数の接続素子を設置することを特徴とする請求項１に記載の半導体パッケージ方法。
  10. 前記キャリアに前記封止体を形成する工程は、
    モールドキャビティを有している金型を提供する工程と、
    前記半導体装置が設置されている前記キャリアを前記金型の前記モールドキャビティ中に設置する工程と、
    前記モールドキャビティ中に封止剤を注入する工程と、
    前記封止剤を硬化させて前記封止体を形成する工程と、
    研磨プロセスにより前記封止体に前記溝部を形成する工程と、
    を含むことを特徴とする請求項１または９に記載の半導体パッケージ方法。
  11. キャリアと、
    前記キャリアに設置されている複数の半導体装置と、
    前記キャリアに設置され、且つ前記半導体装置を被覆し、溝部を有する封止体と、
    を備え、
    前記封止体の前記溝部は強化部及び凹部を有し、前記強化部は前記凹部から突出し、且つ前記凹部を囲み、
    前記溝部の凹溝の底面には複数の強化リブが凸設されていることを特徴とする半導体パッケージ構造。
  12. 前記半導体装置は前記溝部の前記凹部に被覆されていることを特徴とする請求項１１に記載の半導体パッケージ構造。
  13. 前記強化部に前記半導体装置が被覆されていないことを特徴とする請求項１２に記載の半導体パッケージ構造。
  14. 前記封止体は下面を有し、前記凹部は前記凹溝の底面を有し、前記凹部の前記凹溝の底面と前記封止体の下面との間には５００μｍ未満の第一ピッチが設けられ、前記強化部は上面を有し、前記強化部の上面と前記封止体の下面との間には６００μｍ超の第二ピッチが設けられていることを特徴とする請求項１１に記載の半導体パッケージ構造。
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