CN1760987A - 用于半导体存储装置的存储单元测试电路及其方法 - Google Patents

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Abstract

一种使用于具有多个连接至多个全局输入/输出线的存储体的一半导体存储装置中的存储单元测试电路，包括：多个存储体开关单元，用以基于一测试模式信号及多个控制时钟信号传送从多个存储体所输出的数据至多个全局输入/输出线；逻辑操作单元，用以对输出至多个全局输入/输出线的数据执行一逻辑操作且用以输出逻辑操作的一结果至一测试全局输入/输出线；以及开关单元，其耦合至测试全局输入/输出线及多个全局输入/输出线，用以基于测试模式信号及多个控制时钟信号选择性地传递测试全局输入/输出线的数据及全局输入/输出线的数据。

Description

用于半导体存储装置的存储单元测试电路及其方法
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种用以测试被包括于半导体存储装置中的存储单元的电路。
背景技术
因为一半导体存储装置为高度集成的，用于测试被包括于半导体存储装置的一存储单元所花费的测试时间被增加。因此，最近开发出能够一次测试多个存储单元的测试电路。即，测试电路通过输入相同的逻辑数据至多个存储单元且检测通过执行一逻辑操作所产生的输出逻辑值而测试多个存储单元以输出多个存储单元的值。
图1为用以测试一存储单元的一方块图，其显示一传统单数据速率同步半导体存储(SDR SDRAM)装置。在此假设传统SDR SDRAM包括二个存储体(bank)。
如图所示，传统SDR SDRAM包括第一存储体110、第一放大/逻辑操作单元120、第二存储体130、第二放大/逻辑操作单元140、管道寄存器单元150与数据输出驱动器单元160。
虽然未示于图1中，第一与第二存储体110与130包括多个存储单元用以存储数据与接收一地址信号，多个命令信号与一测试模式信号tm。
第一放大/逻辑操作单元120经由多个第一存储体局部输入/输出线lio0_bk0至lio3_bk0自第一存储体110接收数据且输出所接收的数据至第一至第四全局输入/输出线gio<0>至gio<3>。
相似地，第二放大/逻辑操作单元140经由多个第二存储体局部输入/输出线lio0_bk1至lio3_bk1自第二存储体130接收数据且输出所接收的数据至第一至第四全局输入/输出线gio<0>至gio<3>。
管道寄存器单元150包括多个连接至第一至第四全局输入/输出线gio<0>至gio<3>的管道寄存器。数据输出驱动器单元160包括多个数据输出驱动器用以传输自管道寄存器单元150所输出的数据至一数据输出插脚。
假如测试模式信号tm被去激活且一读取命令信号被输入至第一存储体110，第一存储体地址信号bank_a0被激活且输出至多个第一存储体局部输入/输出线lio0_bk0至lio3_bk3的数据被放大。同时，输出至多个第二存储体局部输入/输出线lio0_bk1至lio3_bk3的数据被预充电至一逻辑高电平。
相似地，当测试模式信号tm被去激活且读取命令信号被输入至第二存储体130，第二存储体地址信号bank_a1被激活且输出至多个第二存储体局部输入/输出线lio0_bk1至lio3_bk1的数据被放大。同时，输出至多个第一存储体局部输入/输出线lio0_bk0至lio3_bk0的数据被预充电至一逻辑高电平。
假如测试模式信号tm被激活且读取命令信号被输入，输出至多个第一存储体局部输入/输出线lio0_bk0至lio3_bk0的数据与输出至多个第二存储体局部输入/输出线lio0_bk1至lio0_bk1的数据二者被放大而不论第一与第二存储体地址信号bank_a0与bank_a1的信号电平。
第一放大/逻辑操作单元120包括第一输入/输出感测放大器单元121，其包括多个输入/输出感测放大器用以放大输出至多个第一存储体局部输入/输出线lio0_bk0至lio3_bk0的数据；第一开关单元123，其包括第一至第四数据线开关sw0_0至sw0_3用以基于测试模式信号tm传输第一输入/输出感测放大器单元120的一输出信号至第一至第四全局输入/输出线gio<0>至gio<3>或第一存储体第一至第四测试全局输入/输出线tgio_bk0<0>至tgio_bk0<3>；以及第一逻辑操作单元125，其用以执行一逻辑操作以输出第一至第四数据线开关sw0_0至sw0_3的信号且用以输出逻辑操作的结果至第四全局输入/输出线gio<3>。在此，第四数据线开关sw0_3的一输出与第一逻辑操作单元125的一输出被共同连接至第四全局输入/输出线gio<3>。
当测试模式信号tm被激活时，第一数据线开关sw0_0传输第一输入/输出感测放大器单元121的一输出信号至第一存储体第一测试全局输入/输出线tgio_bk0<0>且预充电第一全局输入/输出线gio<0>至一逻辑高电平，相反地，当测试模式信号tm被去激活时，第一数据线开关sw0_0传输第一输入/输出感测放大器单元121的一输出信号至第一全局输入/输出线gio<0>且预充电第一存储体第一测试全局输入/输出线tgio_bk0<0>至一逻辑高电平。
同时，第二至第四数据线开关sw0_1至sw0_3具有与第一数据线开关sw0_0相同的结构。
第一逻辑操作单元125包括第一异或非(exclusive NOR)门126、第二异或非门127、第一与(AND)门128与第一开关sw1。
第一异或非门126对输出到第一存储体第一测试全局输入/输出线tgio_bk0<0>的数据和输出到第一存储体第二测试全局输入/输出线tgio_bk0<1>的数据执行一逻辑异或非操作。相同地，第二异或非门127对输出到第一存储体第三测试全局输入/输出线tgio_bk0<2>的数据和输出到第一存储体第四测试全局输入/输出线tgio_bk0<3>的数据执行一逻辑异或非操作。
第一AND门对第一异或非门126的一输出信号与第二异或非门127的一输出信号执行一逻辑AND操作且输出逻辑AND操作的结果至第一开关sw1。接着第一开关sw1传输一输出信号，即逻辑AND操作的结果至第四全局输入/输出线gio<3>，以响应测试模式信号tm。在此，当测试模式信号tm被激活时，第一开关sw1传输第一AND门128的输出信号至第四全局输入/输出线gio<3>。相反的，当测试模式信号tm被去激活时，第一开关sw1的一输出端变成一高阻抗。
第二放大/逻辑操作单元140包括第二输入/输出感测放大器单元141，其包括多个输入/输出感测放大器用以放大输出至多个第二存储体局部输入/输出线lio0_bk1至lio3_bk1的数据；第二开关单元143，其包括第五至第八数据线开关sw1_0至sw1_3用以基于测试模式信号tm传输第二输入/输出感测放大器单元141的一输出信号至第一至第四全局输入/输出线gio<0>至gio<3>或第二存储体第一至第四测试全局输入/输出线tgio_bk1<0>至tgio_bk1<3>；以及第二逻辑操作单元145，其用以对第五至第八数据线开关sw1_0至sw1_3的输出信号执行一逻辑操作且用以将逻辑操作的结果输出至第三全局输入/输出线gio<2>。在此，第七数据线开关sw1_2的一输出与第二逻辑操作单元145的一输出被共同连接至第三全局输入/输出线gio<2>。
第二逻辑操作单元145包括第三异或非门146、第四异或非门147、第二AND门148与第二开关sw2。
除了第七数据线开关sw1_2的输出与第二逻辑操作单元145的输出被共同连接至第三全局输入/输出线gio<2>之外，因为第二放大/逻辑操作单元140与第一放大/逻辑操作单元120具有相同结构与操作，因此第二放大/逻辑操作单元140的详细描述被省略。
图2为当测试模式信号tm被去激活时，显示图1中所示的传统SDRSDRAM操作的时序图。
当读取命令信号与一时钟信号clk同步被输入至第一存储体110，第一输入/输出感测放大器单元121放大输出至多个第一存储体局部输入/输出线lio0<0>_bk0至lio3<3>_bk0的数据。接着，因为测试模式信号tm被去激活时，第一开关单元123传输放大的数据至第一至第四全局输入/输出线gio<0>至gio<3>且预充电第一存储体第一至第四测试全局输入/输出线tgio_bk0<0>至tgio_bk0<3>至一逻辑高电平。
因为测试模式信号tm被去激活，第一开关sw1的输出端成为一高阻抗。因此，第四数据线开关sw0_3的一输出信号被装载于第四全局输入/输出线gio<3>上而不论第一逻辑操作单元125的输出。即，通过第一输入/输出感测放大器单元121所放大的数据通过第一开关单元123被装载于第一至第四全局输入/输出线gio<0>至gio<3>上。
相似地，当读取命令信号与一时钟信号clk同步被输入至第二存储体130，输出至多个第二存储体局部输入/输出线lio0_bk1至lio3_bk1的数据通过第二输入/输出感测放大器单元141被放大。接着，放大的数据通过第二开关单元143被装载至第一至第四全局输入/输出线gio<0>至gio<3>上。
图3为当测试模式信号被激活时，显示图1中所示的传统SDR SDRAM操作的时序图。
在此情形中，第一与第二存储体110与130输出一数据作为在一相同时钟的一相同逻辑电平。例如被装载至多个第一存储体局部输入/输出线lio0_bk0至lio3_bk0的数据在第一时钟位于逻辑高电平且在第二时钟位于逻辑低电平。其中，假设被装载至多个第一存储体局部输入/输出线lio0_bk0至lio3_bk0的数据与被装载至多个第二存储体局部输入/输出线lio0_bk1至lio3_bk1的数据在第一时钟位于逻辑高电平且在第二时钟位于逻辑低电平。
当读取命令被输入，被装载至多个第一存储体局部输入/输出线lio0_bk0至lio3_bk0的数据与被装载至多个第二存储体局部输入/输出线lio0_bk1至lio3_bk1的数据在与第一时钟及第二时钟同步的同时被放大且预充电因为第一与第二存储体110与130二者被使能而不论第一与第二存储体地址信号bank_a0与bank_a1。
第一开关单元123传输自第一输入/输出感测放大器单元121所输出的数据至第一存储体第一至第四测试全局输入/输出线tgio_bk0<0>至tgio_bk0<0>的数据，且第一至第四全局输入/输出线成为一高阻抗。
因此，假如所有装载至第一存储体第一至第四局部输入/输出线lio0_bk0至lio3_bk0的数据在一逻辑高电平或一逻辑低电平，这意味着有错误，第一与第二异或非门126与127的输出信号成为一逻辑高电平且第一AND门128的输出信号也成为一逻辑高电平。
假如被装载至第一存储体第一至第四局部输入/输出线lio0_bk0至lio3_bk0的数据之一是在一不同逻辑电平，第一AND门128的输出信号变成逻辑低电平。即，第一AND门128的输出信号确定被装载至第一存储体第一至第四局部输入/输出线lio0_bk0至lio3_bk0的数据是否位于相同的逻辑电平。第一AND门128的输出信号被传递到第四全局输入/输出线gio<3>。
相似地，第二AND门148的一输出信号确定被装载至第二存储体第一至第四局部输入/输出线lio0_bk1至lio3_bk1的数据是否位于相同的逻辑电平。然后，第二AND门148的输出信号被传递到第三全局输入/输出线gio<2>。
其中，第一与第二全局线gio<0>与gio<1>是在相同阻抗状态因为测试模式信号tm被激活。
因此，当测试模式信号tm被激活，传统的SDR SDRAM可通过确定被装载至包括在一存储体中的所有局部输入/输出线是否位于相同的逻辑电平而检测异常操作的存储单元。
然而，如上所提及的，传统SDR SDRAM的每一存储体包括测试全局输入/输出线和一逻辑操作单元，这增加传统SDR SDRAM的尺寸。而且，假如上述的测试电路被使用于一双重数据速率(DDR)SDRAM或DD2 SDRAM，用于测试电路的尺寸将更增加。
发明内容
因此本发明的目的是提供一测试电路用以测试一存储单元而不增大一半导体存储装置的尺寸。
依据本发明的一方面，提供一种用于具有连接至多个全局输入/输出线的多个存储体的半导体存储装置中的存储单元测试电路，包括：多个存储体开关单元，其用以基于一测试模式信号及多个控制时钟信号将从多个存储体所输出的数据传送至多个全局输入/输出线；一逻辑操作单元，其用以对输出至多个全局输入/输出线的数据执行一逻辑操作且用以输出逻辑操作的结果至一测试全局输入/输出线；以及一开关单元，其耦合至测试全局输入/输出线及多个全局输入/输出线用以基于测试模式信号及多个控制时钟信号选择性地传递测试全局输入/输出线的数据和全局输入/输出线的数据。
依据本发明的另一方面，提供一种用以测试包括在具有多个存储体的一半导体存储装置中的一存储单元的方法，包括步骤：a)基于一测试模式信号及一输入时钟信号产生第一控制时钟信号与第二控制时钟信号；b)输出具有相同逻辑电平的来自多个存储体的数据至多个存储体的多个局部输入/输出线，以响应测试模式信号；c)输出自多个局部输入/输出线所输出的数据至第一至第四全局输入/输出线，以响应第一控制时钟信号与第二控制时钟信号；以及d)对第一至第四全局输入/输出线的数据执行一逻辑操作且输出逻辑操作的结果至一测试全局输入/输出线。
附图说明
本发明的以上与其他目的与特征从以下较佳实施例连结附图描述将变得显而易见，其中：
图1为用以测试一存储单元的一方块图，其显示一传统单数据速率同步半导体存储(SDR SDRAM)元件。
图2为显示图1中所示的传统SDR SDRAM操作的时序图。
图3为显示图1中所示的传统SDR SDRAM其他操作的时序图。
图4为一方块图，其显示依据本发明一较佳实施例的一包括存储单元测试电路的半导体存储装置。
图5与6为显示依据本发明半导体存储装置的操作的时序图。
图7为一方块图，其显示被包括于图4中所示的一管线单元中的第一管线与第二管线；且
图8为显示图7中所示的第一与第二管线的操作的时序图。
具体实施方式
以下，依据本发明的一存储单元测试电路将参考附图被详细描述。
图4为一方块图，其显示依据本发明一较佳实施例的一包括存储单元测试电路的半导体存储装置。
如图所示，半导体存储装置包括第一存储体单元410、第二存储体单元420、多时钟产生器440、逻辑操作单元450、开关单元460、管线单元470及数据输出单元480。
第一存储体单元410包括一具有多个存储单元的第一存储体411，用以输出数据至第一存储体第一至第一存储体第四局部输入/输出线lio0_bk0至lio3_bk0；第一输入/输出感测放大器(IOSA)单元413，用以放大输出至第一存储体第一至第一存储体第四局部输入/输出线lio0_bk0至lio3_bk0的数据的信号电平；以及第一存储体开关单元415，用以传送第一输入/输出感测放大器单元413的输出至多个全局线，即第一至第四全局输入/输出线gio<0>至gio<3>，以响应一测试模式信号tm及第一控制时钟信号clk4_bk0。
当测试模式信号tm被激活时，第一存储体411依据一脉冲时间一次输出四个数据。当测试模式信号tm被去激活时，一数据依据第一存储体地址信号bank_a0被输出至一对应的局部输入/输出线且其他局部输入/输出线被预充电至一逻辑高电平。
第一开关单元415锁存第一输入/输出感测放大器单元413的一输出且当测试模式信号tm被激活时输出与第一控制时钟信号clk4_bk0的一上升沿同步的锁存信号。其中，当第一控制时钟信号clk4_bk0在一逻辑低电平，第一开关单元415的一输出成为一高阻抗。同时，当测试模式信号tm被去激活时，开关单元415将第一输入/输出感测放大器单元413的输出传递至第一至第四全局输入/输出线gio<0>至gio<3>。
同样地，第二存储体单元420包括一具有多个存储单元的第二存储体421，用以输出数据至第二存储体第一至第二存储体第四局部输入/输出线lio0_bk1至lio3_bk1；第二输入/输出感测放大器单元423，用以放大输出至第二存储体第一至第二存储体第四局部输入/输出线lio0_bk1至lio3_bk1的数据的信号电平；以及第二存储体开关单元425，用以将第二输入/输出感测放大器单元423的输出传送至第一至第四全局线gio<0>至gio<3>以响应测试模式信号tm与第二控制时钟信号clk4_bk1。
因为第二存储体单元420与第一存储体单元410具有相同结构与操作，因此第二存储体单元420的详细描述被省略。
当测试模式信号tm被激活时，多时钟产生器440产生同步于一内部时钟信号clk的一上升沿的第一控制时钟信号clk4_bk0。第二控制时钟信号clk4_bk1可同步于第一控制时钟信号clk4_bk0的一下降沿被产生。多时钟产生器440通过延迟第一与第二控制时钟信号clk4_bk0与clk4_bk1也产生第一与第二延迟控制时钟信号clk4_bk0_d与clk4_bk1_d。当测试模式信号tm被去激活时，多时钟产生器440被禁止(disabled)以响应测试模式信号tm。其中，虽然未示于图4，多时钟产生器440包括一延迟单元用以产生第一与第二延迟控制时钟信号clk4_bk0_d与clk4_bk1_d。
逻辑操作单元450包括第一异或非门451，用以对第一全局输入/输出线gio<0>的数据及第二全局输入/输出线gio<1>的数据执行一逻辑异或非操作；第二异或非门453，用以对第三全局输入/输出线gio<2>的数据及第四全局输入/输出线gio<3>的数据执行一逻辑异或非操作；以及一AND门455，用以对第一及第二逻辑异或非门451及453的输出执行一逻辑AND操作以输出逻辑AND操作的结果至一测试全局输入/输出线tgio。
开关单元460包括第一至第四开关461至467。
第一开关461基于测试模式信号tm及第一控制时钟信号clk4_bk0将测试全局输入/输出线tgio的数据与第一全局输入/输出线gio<0>的数据之一传递至第一输出线out0。同样地，第二开关463基于测试模式信号tm与第二控制时钟信号clk4_bk1将测试全局输入/输出线tgio的数据与第二全局输入/输出线gio<1>的数据之一传递至第二输出线out1。第三开关465将第三全局输入/输出线gio<2>传递至第三输出线out2，以响应测试模式信号tm。相同地，第四开关467将第四全局输入/输出线gio<3>传递至第四输出线out3，以响应测试模式信号tm。
图5与6为显示依据测试模式信号tm当半导体存储装置分别处于一测试模式与一正常模式时的半导体存储装置的操作。
如图5所示，当测试模式信号tm被激活时，第一开关461在第一延迟控制时钟信号clk4_bk0_d的一逻辑高电平锁存测试全局线tgio的数据，然后在第一延迟控制时钟信号clk4_bk0_d的一下降沿将锁存的数据输出至第一输出线out0。相反地，当测试模式信号tm被去激活时，第一开关461将第一全局输入/输出线gio<0>的数据传递至第一输出线out0。
相同地，当测试模式信号tm被激活时，第二开关463在第二延迟控制时钟信号clk4_bk1_d的一逻辑低电平锁存测试全局线tgio的数据然后在第二延迟控制时钟信号clk4_bk1_d的一上升沿输出锁存的数据至第二输出线out1。相反的，当测试模式信号tm被去激活时，第二开关463通过第二全局输入/输出线gio<1>至第一输出线out1。
同时，当测试模式信号tm被激活时，第三及第四开关465及467预充电第三及第四输出线out2及out3。当测试模式信号tm被去激活时，第三开关465将第三全局输入/输出线gio<2>的数据传递至第三输出线out2且第四开关467将第四全局输入/输出线gio<3>的数据传递至第四输出线out3。
参考图4至6，半导体存储装置的操作被描述于下。
当测试模式信号tm被激活时，第一与第二控制时钟信号clk4_bk0及clk4_bk1如以上所提及的被产生。接着，第一存储体411输出具有一预定逻辑电平的数据至第一存储体第一至第一存储体第四局部输入/输出线lio0_bk0至lio3_bk0。相同地，第二存储体421输出具有一预定逻辑电平的数据至第二存储体第一至第二存储体第四局部输入/输出线lio0_bk1至lio3_bk1。
输出至第一存储体第一至第一存储体第四局部输入/输出线lio0_bk0至lio3_bk0的数据通过第一输入/输出感测放大器单元415被放大，然后被放大的数据被传送至第一开关单元415以被输出至第一至第四全局输入/输出线gio<0>至gio<3>。相同地，输出至第二存储体第一至第二存储体第四局部输入/输出线lio0_bk1至lio0_bk1的数据通过第二输入/输出感测放大器单元423被放大，然后被放大的数据被传送至第二开关单元425以被输出至第一至第四全局输入/输出线gio<0>至gio<3>。
其中，被包括在第一开关单元415中的多个开关同步于第一控制时钟信号clk4_bk0传送第一存储体第一至第一存储体第四局部输入/输出线lio0_bk0至lio3_bk0的数据。此时，因为被包括在第二开关单元425中的多个开关的每一个输出成为一高阻抗，因此不会有数据冲突发生于自第一存储体单元410所输出的数据与自第二存储体单元420所输出的数据间。
同时，被包括在第二开关单元425中的多个开关同步于第二控制时钟信号clk4_bk1将第二存储体第一至第二存储体第四局部输入/输出线lio0_bk1至lio3_bk1的数据传送至第一至第四全局输入/输出线gio<0>至gio<3>。此时，被包括在第一开关单元415中的多个开关的每一个输出成为一高阻抗。
逻辑操作单元450对被装载在第一至第四全局输入/输出线gio<0>至gio<3>的数据执行逻辑操作。即，假如被装载在第一至第四全局输入/输出线gio<0>至gio<3>上的全部数据是相同的，则逻辑操作单元450的一输出成为一逻辑高电平。相反的，假如被装载在第一至第四全局输入/输出线gio<0>至gio<3>上的数据中的一个或多个具有不同逻辑值，则逻辑操作单元450的输出成为一逻辑低电平。此操作与图1中所示的传统SDR SDRAM的操作相同。
其中，如图5所示，自第一存储体单元410所输出的数据与自第二存储体单元420所输出的数据被交替地输出至第一至第四全局输入/输出线gio<0>至gio<3>，以分别响应第一控制时钟信号clk4_bk0及第二控制时钟信号clk4_bk1。
图7为显示被包括于图4中所示的一管线单元470中的第一管线471及第二管线473的方块图。
如图所示，第一管线471包括被并联连接于第一输入节点IN1与第一输出节点OUT1间的第一至第三管道锁存器701至703。第一管道锁存器701接收第一输入控制信号pin0及第一输出控制信号pout0。相同地，第二管道锁存器703接收第二输入控制信号pin1及第二输出控制信号pout1。第三管道锁存器705接收第三输入控制信号pin2及第三输出控制信号pout2。
相似地，第二管线473包括被并联连接于第二输入节点IN1与第二输出节点OUT2间的第四至第六管道锁存器711至715。第四至第六管道锁存器711至715分别接收第一至第三输入控制信号pin0至pin2。而且，第四至第六管道锁存器711至715分别接收第一至第三输出控制信号pout0至pout2。
同时，第一输入节点IN1与第二输入节点IN2被分别连接至第一及第二输出线out0及out1。
当第一输入控制信号pin0被激活为一逻辑低电平时，第一及第四管道锁存器701及711分别锁存自第一开关461与第二开关463所输出的数据，且当第一输入控制信号pin0被去激活为一逻辑低电平时接着输出所锁存的数据。相同地，第二与第五管道锁存器703与713锁存数据且接着输出所锁存的数据，以响应第二输入控制信号pin1。而且，第三与第六管道锁存器705与715以相同方式被操作。
图8为时序图，其显示图7中所示的第一与第二管线471与473的操作。
如图所示，第一至第三输入控制信号pin0至pin2被产生具有一恒定周期。详细地，当第二输入控制信号pin2被去激活为一逻辑高电平时第一输入控制信号pin0被激活为一逻辑低电平且接着在内部时钟信号clk的下一时钟沿被去激活为一逻辑高电平。此时，即当第一输入控制信号pin0被去激活为一逻辑高电平时，第二输入控制信号pin1被激活为一逻辑高电平且接着在内部时钟信号clk的下一时钟沿被去激活为一逻辑高电平。当第二输入控制信号pin1被去激活为一逻辑高电平时，第三输入控制信号pin2被激活为一逻辑低电平。接着，第三输入控制信号pin2在内部时钟信号clk的下一时钟沿被去激活为一逻辑高电平。此时，如以上所提及第一输入控制信号pin0被去激活为一逻辑低电平。
如图8中所示，当第一输入控制信号pin0被激活为一逻辑低电平时，输出至第一输出线out0的第一数据通过第一管道锁存器701被锁存且输出至第二输出线out1的第一数据通过第四管道锁存器711被锁存。相似地，当第二输入控制信号pin1被激活为一逻辑低电平时，输出至第一输出线out0的第二数据通过第二管道锁存器703被锁存且输出至第二输出线out1的第二数据通过第五管道锁存器713被锁存。其中，为稳定地执行以上提及的操作，较佳的是输出至第一与第二输出线out0与out1的数据在与第一种情况所示的相同时序通过第一与第二管线471与473被锁存。
因此，依据本发明，因为多个存储体可共享用以测试存储单元的一测试电路，因此半导体存储装置的尺寸可减小。虽然本发明以具有两个存储体的一特定半导体存储装置被加以解释，但本发明可被使用为包括两个以上存储体的各种半导体存储装置。
本发明包括关于在2004年10月15日向韩国专利局提交的韩国专利申请号No.2004-82548的发明主题，其全部内容在此加以参考引用。
虽然结合特定实施例对本发明进行了描述，但对本领域的技术人员来说，在不脱离下述权利要求所定义的本发明的精神和范围的情况下做出各种改变与改进是明显的。
主要元件符号说明
110，411     第一存储体
120          第一放大/逻辑操作单元
121，413     第一输入/输出感测放大器单元
123          第一开关单元
125          第一逻辑操作单元
126，451     第一异或非门
127，453     第二异或非门
128          第一AND门
130，421     第二存储体
140          第二放大/逻辑操作单元
141，423     第二输入/输出感测放大器单元
143          第二开关单元
145          第二逻辑操作单元
146          第三异或非门
147          第四异或非门
148          第二AND门
150          管道寄存器单元
160          数据输出驱动器单元
410          第一存储体单元
415          第一存储体开关单元
420          第二存储体单元
425          第二存储体开关单元
440    多时钟产生器
450    逻辑操作单元
455    逻辑AND门
460    开关单元
461    第一开关
463    第二开关
465    第三开关
467    第四开关
470    管线单元
471    第一管线
473    第二管线
475    第三管线
477    第四管线
480    数据输出单元
701    第一管道锁存器
703    第二管道锁存器
705    第三管道锁存器
711    第四管道锁存器
713    第五管道锁存器
715    第六管道锁存器

Claims (27)

1、一种使用于具有多个连接至多个全局输入/输出线的存储体的一半导体存储装置中的存储单元测试电路，包括：
多个存储体开关单元，用以基于一测试模式信号及多个控制时钟信号传送自多个存储体所输出的数据至多个全局输入/输出线；
逻辑操作单元，用以对输出至多个全局输入/输出线的数据执行一逻辑操作且用以输出逻辑操作的结果至一测试全局输入/输出线；以及
耦合至测试全局输入/输出线及多个全局输入/输出线的开关单元，用以基于测试模式信号及多个控制时钟信号选择性地传递测试全局输入/输出线的数据及全局输入/输出线的数据。
2、如权利要求1所述的存储单元测试电路，其中多个存储体的每一个在测试模式基于测试模式信号输出相同逻辑电平的数据至多个局部输入/输出线。
3、如权利要求2所述的存储单元测试电路，其中在测试模式多个存储体开关单元的每一个与多个控制时钟信号中的一个同步以不同时序输出数据。
4、如权利要求3所述的存储单元测试电路，其中多个存储体开关单元的每一个在不输出数据期间输出高阻抗，以响应多个控制时钟信号之
5、如权利要求4所述的存储单元测试电路，进一步包括：
多时钟产生单元，用以基于一输入时钟信号与测试模式信号产生多个控制时钟信号。
6、如权利要求5所述的存储单元测试电路，其中多时钟产生单元当测试模式信号被激活时被使能或当测试模式信号被去激活时被禁止。
7、如权利要求6所述的存储单元测试电路，进一步包括：
多个输入/输出感测放大器单元，其每一个被连接于多个存储体之一与具有多个输入/输出感测放大器的多个存储体开关单元之一之间，其用以放大从多个存储体所输出的数据且用以传送经放大的数据至多个存储体开关单元。
8、如权利要求7所述的存储单元测试电路，其中多个存储体开关单元的每一个包括多个存储体开关，其每一个被连接至多个输入/输出感测放大器之一且接收测试模式信号及多个控制时钟信号之一。
9、如权利要求8所述的存储单元测试电路，包括于一存储体开关单元中的多个存储体开关单元在测试模式期间在一对应的控制时钟信号的第一沿输出经放大的信号且在对应的控制时钟信号的第二沿输出高阻抗。
10、如权利要求9所述的存储单元测试电路，其中多个全局输入/输出线的数目为四且逻辑操作单元包括：
第一异或非门，用以接收第一及第二全局输入/输出线的一数据；
第二异或非门，用以接收第三及第四全局输入/输出线的一数据；以及
AND门，用以对第一异或非门的一输出及第二异或非门的一输出执行一逻辑AND操作。
11、如权利要求9所述的存储单元测试电路，其中在测试模式，AND门当第一至第四全局输入/输出线的数据全部为相同的逻辑电平时输出一逻辑高数据至测试全局输入/输出线或当第一至第四全局输入/输出线的数据的一个或多个为不同的逻辑电平时输出一逻辑低数据至测试全局输入/输出线。
12、如权利要求11所述的存储单元测试电路，其中开关单元包括：
第一开关，其耦合至测试全局输入/输出线及第一全局输入/输出线，用以选择性地输出测试全局输入/输出线的数据及第一全局输入/输出线的数据，以响应测试模式信号及第一控制时钟信号；
第二开关，其耦合至测试全局输入/输出线及第二全局输入/输出线，用以选择性地输出测试全局输入/输出线的数据及第二全局输入/输出线的数据，以响应测试模式信号及第二控制时钟信号；
第三开关，其耦合至第三全局输入/输出线，用以传递第三全局输入/输出线的数据，以响应测试模式信号；
第四开关，其耦合至第四全局输入/输出线，用以传递第四输入/输出线的数据，以响应测试模式信号。
13、如权利要求12所述的存储单元测试电路，其中在测试模式，第一开关在第一控制时钟信号的一低电平期间锁存测试全局输入/输出线的数据，且在第一控制时钟信号的一高电平期间输出所锁存的数据。
14、如权利要求13所述的存储单元测试电路，其中在测试模式，第二开关在第二控制时钟信号的一低电平期间锁存测试全局输入/输出线的数据，且在第二控制时钟信号的一高电平期间输出所锁存的数据。
15、如权利要求14所述的存储单元测试电路，其中当测试模式信号是未被激活时，第一开关传递第一全局输入/输出线的数据。
16、如权利要求15所述的存储单元测试电路，其中当测试模式信号是未激活时，第二开关传递第二全局输入/输出线的数据。
17、如权利要求16所述的存储单元测试电路，其中当测试模式信号是未激活时，第三开关传递第三全局输入/输出线的数据。
18、如权利要求17所述的存储单元测试电路，其中当测试模式信号是未激活时，第四开关传递第四全局输入/输出线的数据。
19、如权利要求18所述的存储单元测试电路，其中在测试模式期间，第三开关与第四开关输出高阻抗。
20、如权利要求19所述的存储单元测试电路，进一步包括：
管线单元，其耦合至开关单元，用以接收开关单元的输出信号并用以输出所接收的信号。
21、如权利要求20所述的存储单元测试电路，其中管线单元包括：
第一管线，其耦合至第一开关，用以锁存并输出第一开关的一输出数据；
第二管线，其耦合至第二开关，用以锁存并输出第二开关的一输出数据；
第三管线，其耦合至第三开关，用以锁存并输出第二开关的一输出数据；以及
第四管线，其耦合至第四开关，用以锁存并输出第四开关的一输出数据。
22、如权利要求21所述的存储单元测试电路，其中第一管线包括：
第一管道锁存器，用以锁存并输出第一开关的输出数据，以响应第一输入控制信号及第一输出控制信号；
第二管道锁存器，用以锁存并输出第一开关的输出数据，以响应第一输入控制信号及第一输出控制信号；以及
第三管道锁存器，用以锁存并输出第一开关的输出数据，以响应第一输入控制信号及第一输出控制信号。
23、如权利要求22所述的存储单元测试电路，其中第二管线包括：
第四管道锁存器，用以锁存并输出第二开关的输出数据，以响应第一输入控制信号及第一输出控制信号；
第五管道锁存器，用以锁存并输出第二开关的输出数据，以响应第一输入控制信号及第一输出控制信号；
第六管道锁存器，用以锁存并输出第三开关的输出数据，以响应第一输入控制信号及第一输出控制信号。
24、一种用以测试包括于具有多个存储体的一半导体存储装置中的一存储单元的方法，包括步骤：
a)基于一测试模式信号及一输入时钟信号产生第一控制时钟信号及第二控制时钟信号；
b)自多个存储体输出相同逻辑电平的数据至多个存储体的多个局部输入/输出线，以响应测试模式信号；
c)输出从多个局部输入/输出线输出的数据至第一至第四全局输入/输出线，以响应第一控制时钟信号及第二控制时钟信号；以及
d)对第一至第四全局输入/输出线的数据执行一逻辑操作且输出逻辑操作的一结果至一测试全局输入/输出线。
25、如权利要求24所述的用以测试一存储单元的方法，其中步骤d)进一步包括步骤：
e)对第一全局输入/输出线的数据及第二全局输入/输出线的数据执行第一逻辑异或非操作；
f)对第三全局输入/输出线的数据及第四全局输入/输出线的数据执行第二逻辑异或非操作；以及
g)对第一逻辑异或非操作的一结果及第二逻辑异或非操作的一结果执行一逻辑AND操作并输出逻辑AND操作的一结果至测试全局输入/输出线。
26、如权利要求25所述的用以测试一存储单元的方法，进一步包括步骤：
h)锁存并输出测试全局输入/输出线的数据，以响应第一控制时钟信号及第二控制时钟信号。
27、如权利要求24所述的用以测试一存储单元的方法，其中步骤a)包括步骤：
i)产生同步于输入时钟信号的一上升沿的第一控制时钟信号；以及
g)产生同步于第一控制时钟信号的一下降沿的第二控制时钟信号。
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