CN1756093A

CN1756093A - 无线发送电路以及利用该电路的收发机

Info

Publication number: CN1756093A
Application number: CNA200510078673XA
Authority: CN
Inventors: 田中聪; 赤峰幸德; 川边学; 木村泰之; 冈崎孝男
Original assignee: Renesas Technology Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-06-23
Filing date: 2005-06-21
Publication date: 2006-04-05
Anticipated expiration: 2025-06-21
Also published as: CN102307049B; CN1756093B; JP2006013674A; JP4327666B2; CN102307049A; US20050287964A1; US8055218B2

Abstract

本发明提供了一种可以减少元件个数，适于小型化的移动通信设备用的无线发送电路。在过去移动通信设备中必需的TX、RF、IF频带的3个振荡器中，可以用1个PLL合成器(SS)兼用作RF频带PLL和IF频带PLL，可以减少在芯片内必须占有大面积的振荡器个数，减少了元件个数。具体地说通过对RF频带PLL的VCO(21)的输出进行分频而生成RF、IF频带中使用的局部振荡信号。

Description

无线发送电路以及利用该电路的收发机

技术领域

本发明涉及移动通信机使用的发送电路，特别是涉及适合大规模集成化的无线发送电路以及把该电路应用在发送电路上的收发机。

背景技术

随着移动通信机的爆发式普及，强烈要求小型化和低成本化。为此，提高了集成度的收发集成电路的应用是人们所期望的。作为提高了集成度的收发机用集成电路的过去例子，由日立制作所于2001年发表(参照非专利文献1)。该例子应用了位移式PLL发送电路，发送机除了RF频带相位同步环(PLL)、中频(IF)频带PLL外还有发送振荡器的共计3个振荡电路，以及还存在包含其的PLL电路。

而且，公知的是在数字输入和Δ·∑(Δ∑)调制器之间，使用了设有数字高频振动(デジタルディザ)电路的调制型分数分频PLL频率合成器的移动电话的结构，其中该高频振动电路的工作方式是，从该数字输入中把离散变化的且时间平均和该数字输入一致的数字输出提供给Δ·∑调制器(例如参照专利文献1)。另外，“Δ·∑调制器”一般称作“∑Δ调制器”，所以下面使用“∑Δ调制器”这个词。

专利文献1 日本专利申请特开2002-152044号公报

非专利文献1 S·田中等人的“GSM/DCS1800 Dual BandDirect-Conversion Transceiver IC”，Proceedings of the 27^th EuropeanSolid-State Circuits Conference(“GSM/DCS 1800双频带直接转换收发集成电路”，第27届欧洲固态电路年会进展)，2001年，第492-495页。

在上面的以往例子中，需要TX(发送频率)用、RF(高频)用、IF频率用共计3个振荡器。如果要集成这些振荡器，对于任何振荡器都要求低噪声，因此在集成电路上，需要专用面积的尺寸较大的电感，小型化是很困难的。

在后一个以往例子中，展示了例如，使用1个PLL，产生IF、RF两种局部振荡信号的电路结构，不过对于这些频率配置所产生的寄生问题却并没有进行研究。而且，对用于这种局部振荡器的合成器上很适用的∑Δ合成器也有所提及，在解决∑Δ合成器特有的寄生问题之际，对于高频振动电路的必要性有所叙述，但是并没有阐述可以避开寄生问题、同时可实现进一步小型化的具体结构。

发明内容

于是，本发明的目的在于提供一种避开寄生问题并且适用小型化、且可以减少元件个数的高集成度的发送电路。

而且，提供一种使用了上述发送电路的收发机也是目的之一。

如果展示本发明的代表实施例，则其如下所述。也就是说，根据本发明的发送电路，其特征在于，具备：第1频率发生电路、第1频率变换电路、输入上述第1频率变换电路的输出的第2频率变换电路和第1分频电路，上述第1频率发生电路的输出，通过上述第1分频电路作为上述第1频率变换电路的局部振荡信号提供，上述第1频率发生电路的输出，直接或者通过第2分频电路作为上述第2频率变换电路的局部振荡信号提供，上述第1分频电路的分频数设定为可调整。这里，上述各电路就图1而言分别为，第1频率发生电路相当于合成器SS，第1频率变换电路相当于正交调制器8，第2频率变换电路相当于位移式PLL，第1分频电路部相当于分频器30、31，第2分频电路部相当于27、29。

本发明具有如下效果，依据本发明，以1个PLL合成器兼用作RF频带PLL和IF频带PLL，可以减少所需要的振荡器个数，使无线发送电路小型化。

附图说明

下面，参照附图，详细说明本发明的实施例。

图1是表示本发明第1实施例的收发电路结构图；

图2是表示本发明第1实施例的分频比控制的图；

图3是表示有关本发明第1实施例控制部分的结构例的图；

图4是表示有关本发明第1实施例控制部分动作的流程图；

图5是表示有关本发明第2实施例控制部分的结构例的图；

图6是表示有关本发明第2实施例的接收来自基带的控制数据的图；

图7是表示在本发明第3实施例中使用的压控振荡器的结构例的图；

图8是表示控制图7所示的压控振荡器的电路结构的图；

图9是表示在本发明第3实施例中使用的1级∑Δ调制器的结构例的图；

图10是表示在本发明第3实施例中使用的3级∑Δ调制器的结构例的图；

图11是表示有关本发明第3实施例振荡器的计数精度的图；

图12是表示把本发明第3实施例适用在GSM的主要信道下的效果图；

图13是表示作为本发明第4实施例的带有伪随机数发生装置的∑Δ调制器图；

图14是表示本发明第4实施例中使用的伪随机数发生装置的结构例的图；

图15是表示本发明第4实施例中使用的伪随机数发生装置的其它结构例的图；

图16是表示作为本发明第4实施例的带有伪随机数发生装置的∑Δ调制器的其它结构例的图；

图17是表示本发明第4实施例的效果的特征曲线图；

图18A是本发明第5实施例中的环路滤波器在取得理想接地效果下的电路图；

图18B是把环路滤波器在封装中通过一处共同接地时的电路图；

图18C是在封装中把滞后超前滤波器和低通滤波器分别接地时的电路图；

图18D是把环路滤波器完全接在封装外时的电路图；

图19是表示本发明第5实施例的效果图；

图20是表示本发明第6实施例的图。

具体实施方式

下面通过参照附图，详细说明本发明的实施例。

实施例1

关于本发明的第1实施例，使用图1～4进行说明。图1表示的是集成化了适用有关本发明的无线发送电路的发送电路的RFIC的结构的图。本RFIC 34是对应GSM850、GSM900、DCS1800、PCS1900这4个频带的电路。

GSM850的发送频带是824MHz～849MHz，接收频带是869MHz～894MHz。GSM900的发送频带是880MHz～915MHz，接收频带是925MHz～960MHz。DCS1800的发送频带是1710MHz～1785MHz，接收频带是1805MHz～1880MHz。PCS1900的发送频带是1850MHz～1910MHz，接收频带是1930MHz～1990MHz。

接收信号通过作为用于除去从天线ANT进入的杂波的滤波电路的带通滤波器(BPF)1，输入到集成电路上的低噪声放大器(LNA)2上。被低噪声放大器放大的信号，由混频电路(MIX)3进行频率变换，转换为I、Q两个基带信号。基带信号分别通过由增益可变放大器(PGA)和用于除去频率变换后的杂波的滤波器(LPF)合成起来的PGA/LPF电路5，作为输出I、Q信号，从RFIC 34输出。

输入混频电路3的本地信号，由压控振荡器(VCO)21的输出信号分频而生成。GSM850、GSM900的情况下，2分频器32通过开关33而被选择，进一步通过2分频4共计进行4分频后来驱动混频器3。DCS1800、PCS1900的情况下，通过开关33而不选择2分频器32，共计2分频的信号来驱动混频器3。通过这样应用分频器，可以正确生成出相位偏移90度的I、Q局部振荡信号。VCO 21通过由可变分频器(DIV)22、相位比较器(PD)23、电荷泵电路(CP)24、环路滤波器(LF)25合起来组成的合成器SS，在稳定的频率控制下工作。可变分频器22的分频数由控制电路(CONT)26来设定，可以控制为所希望的振荡频率。

发送电路是对应GMSK(Gaussian filtered Minimum Shift Keying：高斯滤波最小频移键控)调制信号的电路，输入信号是I、Q两个系统。输入信号通过用于使信号电平适应后阶段的正交调制器8的衰减器6和减少带外噪声的低通滤波器7而提供给正交调制器8。作为正交调制器输出的IF信号，通过限幅电路10驱动相位比较器11。相位比较器的输出，通过环路滤波器12控制发送用VCO 13的控制电压。VCO13的输出上分别接有4分频器14和2分频器15。

GSM850、GSM900频带的发送信号，由4分频器14来输出，DCS1800、PCS1900频带的发送信号，由2分频器15来输出。发送信号，由混频器16频率变换为IF信号带，由相位比较电路11来检测和IF信号之间的误差，并反馈给VCO 13。结果，在各分频器14、15的输出上可以生成具有指定中心频率的GMSK调制信号。分频器14的输出，被功率放大器17(GSM850、900用)放大，而分频器15的输出被功率放大器18(DCS1800、PCS1900用)放大。放大后的发送信号，分别由低通滤波器(LPF)19、20去除高谐波，通过开关S/W 21由天线释放。

这种发送电路作为位移式PLL电路(O-PLL)是公知的，但驱动正交调制器的IF局部振荡信号和驱动PLL反馈环内的混频电路的RF局部振荡信号是必须的。如先前所述，在过去是用2个分别的合成器生成这些信号，但本实施例中只用1个合成器来生成，以此实现小型化。

作为接收电路的局部振荡信号生成使用的VCO 21，也可以灵活地用为发送用RF、IF信号的生成。RF局部振荡信号，通过对VCO 21的输出进行分频来生成。具体地说，作为用于GSM850、900，由开关28来选择2个2分频器27、29，4分频后生成。作为用于DCS1800、PCS1900，由开关28选择选择2分频器27，只是使2分频器27动作来生成。

与此相反，IF局部振荡信号通过可变分频器(IFDIV)30来将VCO 21的输出分频。一般来讲，可变分频器的输出，占空比不是50％。为此，通常使用2个2分频器31、39进行4分频，由此正确生成相位偏移90度的用于I、Q的局部振荡信号。

使用图2说明在本实施例中为了生成IF局部振荡信号而使用可变分频器30的理由。设本实施例的发送频率为fTX、VCO 21的振荡频率为fVCO、RF局部振荡信号频率为fRF、IF局部振荡信号频率为fIF、基准频率为fREF。

fTX＝fRF-fIF …………………(1)

fRF＝fVCO/(2*m) ……………(2)

fIF＝fVCO/(4*N)………………(3)

这里，如果是DCS、PCS的情况，则m＝1，如果是GSM850、900的情况，则m＝2，N是可变的分频数。

根据上述的式子(1)～(3)可以导出以下式子(4)和(5)。

fRF＝fIF*2N/m…………………(4)

fTX＝fIF*(2N/m-1)……………(5)

式子(4)和式子(5)显示的是，即使假设移动发送频率fTX，通常发送频率fTX和IF频率fIF，还有RF局部振荡频率fRF和IF频率fIF，也分别处于整数比的关系，IF信号引起的高谐波寄生，因为和生成大信号的发送频带一致，所以寄生问题并不显著。

与此相反，基准频率fREF的高谐波和设定频率无关通常是一定的，由于发送频率的设定，发送频率中心附近产生寄生问题。图2以GSM900的情况为例子展示了这一现象。横轴取的是发送频率fTX，纵轴取的是RF局部振荡频率fRF，图示的是基准频率fREF＝26MHz情况下的分别是37倍、38倍、39倍的高谐波和可变分频数N＝10、11情况下的RF频率。

如果以N＝11来固定，则在898MHz附近和26MHz的38倍高谐波一致。因此，在此附近容易产生发送寄生问题。为了避开这个问题，在发送频率fTX＝895MHz把N从11改变为10，在fTX＝910MHz把N从10改变为11，由此拉开RF局部振荡频率fRF和基准频率fREF高谐波之间的距离。作为距离标准，位移式PLL的带宽1MHz以上，在这里设定为3～5MHz。

图3是展示控制电路26的细节的方框电路图，其中控制电路26将图2动作具体化。而且，图3中，和图1所示的组成部分相同的部分标以相同的标号，只是分频器432，为图1中说明的根据GSM和DCS等使用的频带，为了由VCO 21的输出生成输入到混频电路3的局部振荡信号，由2分频4、32和开关33组成的切换为2分频或者4分频电路的概括简略表示，而分频器279是为了从VCO 21的输出生成RF局部振荡信号，由2分频27、29和开关28组成的切换为2分频或者4分频电路的概括简略表示。后述的图5及图20中分频器432、279也是一样的。

合成器SS内的可变分频器22的分频数，使用∑Δ调制器43中产生的时变信号来设定。分频比设定寄存器(CON_REG)42中存有设定基准频率fREF的整数倍频率间距(周波数ピツチ)的数据和设定∑Δ调制器43的输入的数据，前者通过加法器44直接控制可变分频器22，后者通过∑Δ调制器43，变换为低比特长的时变信号并通过加法器44控制可变分频器22。这种构成PLL电路的可变分频器的分频数随时间而变的结构，称作分数型PLL。

为了根据需要改变可变分频数N的值，使用频率设定寄存器F_REG、初始频率设定寄存器FS_REG、第1及第2切换频率寄存器FSW1及FSW2、第1及第2切换值设定寄存器DDIV1及DDIV2、初始IF分频比设定寄存器INI_DIV、IF分频比设定寄存器DIV_REG。其动作如图4所示，按以下步骤进行。

首先，在步骤S1中，进行初始频率设定寄存器FS_REG的数据设定。

在步骤S2中，进行初始IF分频比设定寄存器INI_DIV的数据设定。

在步骤S3中，进行初始频率设定寄存器FS_REG的设定数据和第1切换频率寄存器FSW1的数据之间的比较，如果是真则执行步骤S6，如果是伪则执行步骤S4。

在步骤S4中，把初始频率设定寄存器FS_REG的数据，存在频率设定寄存器F_REG中。

接下来进入步骤S5，把初始IF分频比设定寄存器INI_DIV的数据存在IF分频比设定寄存器DIV_REG上，并结束动作。

如果是进入到步骤S6的情况，则进行初始频率设定寄存器FS_REG的设定数据和第2切换频率寄存器FSW2的数据之间的比较，如果是真则执行步骤S9，如果是伪则执行步骤S7。

在步骤S7中，在频率设定寄存器F_REG中存储运算结果。

下面，在步骤S8中，在IF分频比设定寄存器DIV_REG中，存储初始IF分频比设定寄存器INI_DIV的数据和第1切换值设定寄存器DDIV1的数据之和，并结束动作。

在步骤S9中，在频率设定寄存器F_REG中存储运算结果。

在步骤S10中，在IF分频比设定寄存器DIV_REG中，存储初始IF分频比设定寄存器INI_DIV的数据和第2切换值设定寄存器DDIV2的数据之和，并结束动作。

这里所示的动作是一个例子，本发明的本质在于IF局部振荡信号生成用的分频器的分频数是可变的。

实施例2

关于本发明的第2实施例，利用图5及图6进行说明。本实施例是第1实施例中的利用控制电路26进行的图4所示的运算，在基带LSI(BBLSI)59中进行的例子。

图5对应于第1实施例的图3，对于相同的组成部分标以相同的标号，省略其重复说明。本实施例和图3的组成不同，控制电路26内设有IF分频比设定寄存器DIV_REG，而代之以控制电路26内所具有的初始频率设定寄存器FS_REG、第1及第2切换频率寄存器FSW1、FSW2、第1及第2切换值设定寄存器DDIV1、DDIV2以及初始IF分频比设定寄存器INI_DIV皆不存在。

图6是表示在RFIC 34和BBLSI 59之间传递控制数据的图。为了进行RFIC 34和BBLSI 59之间的传输，RFIC 34上设有数据存储主寄存器MREG和个别数据存储寄存器PREG 61。数据存储主寄存器MREG上，从BBLSI 59传来时钟信号CLK、数据DT、启动信号EN。

在BBLSI 59中，运算了频率设定寄存器F_REG和IF分频比设定寄存器DIV_REGD的内容之后，把得到的控制数据传给RFIC 34。传过来的数据DT，在数据存储主寄存器MREG被来自BBLSI 59的EN信号呼叫的时间点，存储在个别数据寄存器PREG 61上。图5所示的控制电路26内的频率设定寄存器F_REG和IF分频比设定寄存器DIV_REG分别是该个别存储寄存器61的其中1个。

控制数据DT中，有登录个别数据寄存器号码的地址区ADD和存储写入数据的区DAT，以串行传输方式从BBLSI 59送出。本实施例中，可以通过程序执行IF局部振荡信号生成用的分频器的分频数切换，因此增加了对于算法的自由度。

实施例3

第3实施例中，使用图7～12，说明对于使用∑Δ调制器来控制合成器SS内的可变分频器22的分频数的情况下适用的VCO的校准方法。

本实施例中，使用图7所示结构的VCO。该VCO是由电源75开始受电流源76控制的使用了PMOSFET 77a、77b的正反馈型振荡器。控制电压加在端子84上，控制可变偏压容量78a，78b。由控制k个端子81-1～81-k的偏压来使分别连接在多个电容79a、79b之间的开关80处于导通断开状态，以此对PMOSFET 77a、77b、电容78a、78b、79a、79b、偏置电流量、电感82a、82b的偏差引起的振荡频率偏移进行控制。端子83a、83b是差动输出端子。而且，元件的参照标号所标的添加字a、b，理想状态下指的是特性一致的一对元件。

该控制通过图8所示的电路来执行。把固定偏压生成电路64的输出，通过对开关65进行切换、环路滤波器25加在VCO 21的偏压控制端子上。也就是说，把相位同步环置于开环以便可以进行校准。之后，设定分频比设定寄存器42内的1级(1st)和3级(3rd)∑Δ调制器70、71用的∑Δ输入数据寄存器CON_REGF和基准频率倍频设定寄存器CON_REGI，以使合成器中使用的可变分频器22的输出和基准信号fREF(26MHz)一致。这里，基准频率倍频设定寄存器CON_REGI，是设定可变分频器22的整数倍的分频数的寄存器，例如存储fREF＝26MHz的整数倍的分频数。另一方面，∑Δ输入数据寄存器CON_REGF是设定上述整数倍以外的频率间距的寄存器，例如，100kHz频率间距的数值被设定，通过1级∑Δ调制器70或者3级∑Δ调制器71，和先前的基准频率倍频率设定寄存器CON_REGI的设定值在加法器73上相加设定可变分频器22的分频数。1级∑Δ调制器70和3级∑Δ调制器71之间的选择切换，由开关72完成。

VCO的校准，具体地说在虚线所示的路径上进行。首先，由开关66把环路滤波器25连在固定偏压生成电路64上，而从PLL环脱离并置于开环之后，把可变分频器22的输出和基准频率fREF，分别通过例如65分频的分频器DiV 65A、DiV 65B分频为400kHz的信号，使用速度比较器FSDET，观测哪方先结束计数。

之后，进行∑Δ输入数据寄存器CON_REGF和基准频率倍频设定寄存器CON_REGI的设定，以使得该计数值的差成为零，也就是说，使得图8所示的VCO内的电容78a、78b成为设定偏置条件下的对应于偏差的容量值。通过VCO带切换电路(VCO Band)69，切换图7所示的VCO的开关80使得达到对应于这些寄存器的设定的容量值，而将设定后的控制电压，也就是说，被校准的电压加在VCO 21的控制端子上。之后，切换开关65，把环路滤波器25连在电荷泵24上，也就是说，置于闭环而结束校准，并通过PLL控制持续稳定的VCO振荡动作。这种情况下，如果使用∑Δ调制器则会产生下面所述的误差。

图9表示的是1级∑Δ调制器的结构，图10表示的是3级∑Δ调制器的结构。1级∑Δ调制器86由延迟器(D)、1比特量化器(Q)、放大器(G)、减法器93组成。

这样组成的1级∑Δ调制器70，动作如下所述。从输入端子85输入的固定输入10比特的数字信号，被输入至延迟器90，通过减法器93取得的该延迟器90的输出结果与上次输入的延迟器90的输出在量化器91进行1比特量化后其量化结果于放大器92进行放大的结果的差，通过加法器89把这个差加在输入端子上输入的信号上，并把这个加法结果再次加在延迟器上，这个延迟器的输出结果和先前一样在量化器处量化后取得1比特的信号，放大后反馈。如果重复这一系列的动作，就从端子97输出平均地给出输入端子85中所输入的数值的数据串(时变信号)。

另外，3级∑Δ调制器的结构是，使用同样组成的1级∑Δ调制器86、87、88和微分器94、95，1级∑Δ调制器86、87、88串行连接，并且，把第3级的∑Δ调制器88的输出通过微分器95的输出，和通过1个延迟器的第2级∑Δ调制器87的输出加起来，加起来的输出再次通过微分器94，加在通过了2个延迟器的第1级∑Δ调制器86上。

这样组成的3级∑Δ调制器71，动作如下所述。各级的∑Δ调制器的基本动作和1级∑Δ调制器一样，但是第1级以固定的输入进行和图9相同的动作，而第2级、第3级的∑Δ调制器87、88输入信号并不固定，第2级的∑Δ调制器87是以第1级的∑Δ调制器86的误差为输入，第3级是以第2级的误差为输入。∑Δ调制器本身具有积分器的特性，所以，第3级的∑Δ调制器88的输出通过微分器95返回原地和第2级的输出相加，这个加起来的输出再次通过微分器94返回原地和第1级的输出相加，而从端子96输出4比特的数据串。为了对准加法时的时序，分别在第1级的∑Δ调制器86上设置2个延迟器，第2级的∑Δ调制器87的输出上设置1个延迟器。

1级∑Δ调制器的情况下，一次动作下的输出误差是±0.5(1比特)的范围，但3级∑Δ调制器的情况下，输出误差是±7(4比特)的范围，可以理解级数低的情况比较理想。为此，在图7的组成中，切换开关72，以执行合成器动作时，选择图10所示的3级∑Δ调制器，校准时选择1级∑Δ调制器70。

图11表示了VCO在890.2MHz的局部振荡条件下使用1级∑Δ调制器时的误差。图11表示的是2.5μs期间的26MHz基准频率fREF和890.2MHz的VCO 21的振荡频率，以及可变分频器22的输出DIVOUT。图11中，以四角形围起来的数字表示周期数，2.5μs在fRF下是65周期(下面，在这里把周期称作“拍”(clock))，在VCO中是2225.5拍，使用1级∑Δ调制器70时的65分频(DiV 65B)的输出DVOUT是2225.5±0.5拍，可以看到在VCO的振荡频率具有±0.5拍的误差。

图12表示的是其他主要频率下的计算结果。图12中，CH是GMS的信道号码，f是频率(MHz)，Ni是基准频率倍频设定寄存器CON_REGI的寄存器值，Nf是∑Δ调制器输入数据寄存器CON_REGF的寄存器值，THEO是理论值(拍)，∑Δ(min)是1级∑Δ调制器的最小值，∑Δ(max)是1级∑Δ调制器的最大值，TMERR(max)是时序误差的最大值(拍)，TMERR(min)是时序误差的最小值(拍)。由图12可以确认所有都是±0.5拍。

实施例4

本实施例中，使用图13～图17，阐述为了减少∑Δ调制器的固定寄生而加上伪随机数的情况。图13是本实施例中使用的3级∑Δ调制器。对于和图10所示的3级∑Δ调制器相同的组成部分标以相同的参照标号，省略其重复说明。也就是说，本实施例中，在3级∑Δ调制器的输入上设置加法器98，以将伪随机数发生器100的输出，通过用于截掉直流成分的微分器99而施加上去，只有这点和图10的组成不同。

这里重要的一点在于去掉了直流成分而不产生频率误差。图14所示的是伪随机数发生器100的结构例子。其是由15个延迟器101和3个异或逻辑电路102组成的称作PN15的伪随机数发生器。如图15所示，通过取得不同延迟器的输出的逻辑与(AND)103，来控制1的发生概率，例如可以使噪声功率为4分之1。

而且如图16所示，在∑Δ调制器的2级部分上设置加法器104或者加法器105(以虚线圆圈表示)而把伪随机数发生器100的输出施加上去，由此还可以省略图13的微分器99。在图17上，以频谱分析显示为基准频带幅度RBW＝30kHz，表示了GSM用信道号码95的仿真结果特征曲线。纵轴是频谱强度SP(dB)，横轴是频率f(kHz)。特征曲线106是没有加上伪随机数时的图10的组成情况，可以看到频率寄生。与此相反，如从加上了伪随机数的图13的电路结构情况下的特征曲线107和图16的电路结构情况下的特征曲线108中所看到的，可知频率寄生受到了抑制。

实施例5

本实施例中说明∑Δ调制器的内置环路滤波器所受到的封装(package)的影响。图18A是由VCO 21、可变分频器22、相位比较器23、电荷泵电路24、环路滤波器25组成的合成器，环路滤波器25由滞后超前(テグリ一ド)滤波器109和低通滤波器110组成，其中电容C1和电阻R1的串联连接电路和电容C2之间的并联连接组成滞后超前滤波器109，R2和电容C3组成低通滤波器110。该图中，Kv/S表示VCO 21的传递函数，1/n表示可变分频器22的分频数。

而且本实施例中表示的是使用1级低通滤器的情况，当然使用1级以上的低通滤波器也是可以的。

图18A是取得理想接地的情况，图18B是通过一处共同接地的情况，图18C是滞后超前滤波器109和低通滤波器110分开接地的情况，也就是说是滞后超前滤波器109的接地连在电荷泵24的接地端子上，而低通滤波器110的接地连在VCO 21的接地端子上的情况，图18D是环路滤波器完全安装在封装外的情况。而且，图18B～D都加有封装的寄生电感Lp。

图19是表示对应图18A～D接地形态的增益的频率特征的图，图中A～D分别对应图18A～D。图19中，纵轴是增益GA(dB)，横轴是频率f(Hz)。由图19可以看出，图18B、图18D的接地形态的情况，由于封装的电感Lp的影响，衰减效果有限制，但如图18C所示如果分开接地可以减少这种限制。

实施例6

在前述实施例中，主要说明的是位移式PLL，而本实施例则如图20所示，是把本发明适用在2步发送机上的情况。这里使用图3所示的电路结构。对于和图3相同的组成部分，标以相同的参照标号，省略重复的说明。也就是说，本实施例中，代替图3的位移式PLL部O-PLL，以发送混频器112、RF带通滤波器113、IF带通滤波器114组成发送频带TX这点不同。本实施例中也和图3的电路一样，作为接收电路的局部振荡用的合成器SS内的VCO 21，生成发送用RF本地信号，生成驱动正交调制器8的IF本地信号。

正交调制器的输出通过IF带通滤波器114输入混频器112的一个输入端，混频器的另一个输入端上输入受控制电路26的控制而由VCO 21分频生成的RF本地信号。混频器112的输出通过RF带通滤波器113生成发送频带信号。执行回避如图2所示的发送寄生的动作是显然的，由于共用VCO还可以实现小型化。

上面，对于本发明的优选实施例，以面向欧洲便携式电话为中心进行了说明，但本发明并不限定于上述实施例，在不脱离本发明的主题精神范围内可以做各种设计变更是不言而喻的。例如，本发明显然也可以适用于CDMA等其他便携式电话、无线LAN等。

Claims

1.一种无线发送电路，其特征在于，具备：

第1频率发生电路、第1频率变换电路、被输入上述第1频率变换电路的输出的第2频率变换电路、和第1分频电路，

上述第1频率发生电路的输出，通过上述第1分频电路作为上述第1频率变换电路的局部振荡信号而被提供，

上述第1频率发生电路的输出，直接或者通过上述第2分频电路作为上述第2频率变换电路的局部振荡信号而被提供，

上述第1分频电路的分频数被设定为可变。

2.权利要求1所述的无线发送电路，其特征在于，

上述第1频率变换电路是正交调制器，

通过上述第1分频电路的分频数被设定为偶数，生成输入于上述正交调制器的90度相位的不同的两个局部振荡信号。

3.权利要求2所述的无线发送电路，其特征在于，

上述第2频率变换电路具备：具有第1及第2输入端子的第1相位比较电路、被输入上述第1相位比较电路的输出的第1环路滤波电路、在电压控制端子上连接有上述第1环路滤波电路的输出的第1压控振荡器、和被输入上述第1压控振荡器的输出的第1混频电路，

上述第1环路滤波电路的输入连接有上述第1相位比较电路的输出，

上述第1相位比较电路的上述第2输入连接有上述第1混频电路的输出，

上述第2频率变换电路的输入是上述第1相位比较电路的第1输入端子。

4.权利要求1所述的无线发送电路，其特征在于，

上述第1频率发生电路由包含第2压控振荡器、第2可变分频器、第2相位比较电路、电荷泵电路、和第2环路滤波电路的相位同步环电路组成，

上述第2可变分频器的分频数是时变的分数型相位同步环振荡电路。

5.权利要求4所述的无线发送电路，其特征在于，

上述第1频率发生电路具备：对上述第2压控振荡器的电压控制输入给予固定电位的偏压部、切换上述第2压控振荡器的共振频率的切换部、以第1基准信号驱动的第1计数器电路、设置在上述第2可变分频器的输出的第2计数器电路、根据上述第1及第2计数器电路间的计数时间差确定上述共振频率的切换部的选择的电路部、控制上述第2可变分频器的分频数的第1∑Δ调制器、比上述第1∑Δ调制器级数大的第2∑Δ调制器，

上述第1频率发生电路在相位同步环动作时使用上述第1∑Δ调制器，

上述第1频率发生电路在校准动作时使用上述第2∑Δ调制器。

6.权利要求4所述的无线发送电路，其特征在于，

上述相位同步环电路内的上述第2可变分频器的分频比的设定，通过具备第1∑Δ调制器、第1加法器、第2加法器、第1频率条件存储部、第2频率条件存储部、第1伪随机数发生电路的电路进行，

上述第1加法器的输出连在上述第2可变分频器的分频比设定端子上，

上述第1加法器的第1输入端子连在上述第1∑Δ调制器的输出上，其第2输入端子连在上述第1频率条件存储部的预定高位比特串输出上，

上述第1∑Δ调制器的输入连在上述第2加法器的输出上，

上述第2加法器的第1输入端子连在上述第2频率条件存储部的预定低位比特串输出上，

上述第2加法器的第2输入端子连接至上述第1伪随机数发生电路，

上述伪随机数发生电路的输出不产生直流成分。

7.权利要求4所述的无线发送电路，其特征在于，

用于设定上述第2可变分频器的分频比的电路，包含第1∑Δ调制器、第1加法器、第1频率条件存储部、第2频率条件存储部、第1伪随机数发生电路和第1及第2微分器，

上述第1∑Δ调制器的输入连在上述第2频率条件存储部的预定低位比特串的输出上，

上述第1∑Δ调制器具备分别具有输入端子、输出端子、误差输出端子的第1、第2、第3一级∑Δ调制器，

上述第1一级∑Δ调制器的误差输出连在上述第2一级∑Δ调制器的输入上，

上述第2一级∑Δ调制器的输出通过上述第1微分器连在上述第1一级∑Δ调制器的输出上，

上述第2一级∑Δ调制器的误差输出连在上述第3一级∑Δ调制器的输入上，

上述第3一级∑Δ调制器的输出通过上述第2微分器连在上述第2一级∑Δ调制器的输出上，

上述第1伪随机数发生电路的输出被加在上述第1一级∑Δ调制器的误差输出上，从而输入至上述第2一级∑Δ调制器。

8.权利要求4所述的无线发送电路，其特征在于，

上述第2环路滤波器，至少由第1电容和第1电阻所组成的第1串联连接电路与第2电容并联而组成的第1滞后超前滤波器，和一级以上的第1低通滤波器组成，

上述电荷泵电路的输出，连在上述第1滞后超前滤波器的第1端子和上述第1低通滤波器的输入端子上，

上述第1滞后超前滤波器的第2端子连在上述电荷泵电路的接地端子上，

上述第1低通滤波器的输入端子连在上述第2压控振荡器的电压控制端子上，其接地端子连在上述第2压控振荡器的接地端子上。

9.一种收发机，其特征在于，

具备：将来自基带处理部的发送信号通过天线发送的无线发送电路、将天线接收的信号通过除去杂波的滤波电路而由低噪声放大器放大之后，频率转换为基带信号并发给基带部的接收电路部，

上述无线发送电路部具备：第1频率发生电路、第1频率变换电路、被输入上述第1频率变换电路的输出的第2频率变换电路，和第1分频电路，

上述第1频率发生电路的输出，通过上述第1分频电路部作为上述第1频率变换电路的局部振荡信号而被提供，

上述第1频率发生电路的输出，直接或者通过第2分频电路部作为上述第2频率变换电路的局部振荡信号而被提供，

上述第1分频电路部的分频数被设定为可变。