JP2009105959A - 無線送信回路及びそれを用いた送受信機 - Google Patents
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Abstract
【課題】 部品点数を削減でき、小型化に適した移動体通信機用の無線送信回路を提供する。
【解決手段】 従来の移動体通信機で必要とされていたTX,RF,IF周波数帯の3つの発振器のうちRF周波数帯PLLと、IF周波数帯PLLとを1つのPLLシンセサイザSSで兼用し、チップ内で大きな面積を専有する必要な発振器の個数を低減して部品点数を削減する。具体的には、RF周波数帯PLLのVCO21の出力を分周することにより、RF,IF周波数帯で用いる局部発振信号を生成する構成とする。
【選択図】 図1
【解決手段】 従来の移動体通信機で必要とされていたTX,RF,IF周波数帯の3つの発振器のうちRF周波数帯PLLと、IF周波数帯PLLとを1つのPLLシンセサイザSSで兼用し、チップ内で大きな面積を専有する必要な発振器の個数を低減して部品点数を削減する。具体的には、RF周波数帯PLLのVCO21の出力を分周することにより、RF,IF周波数帯で用いる局部発振信号を生成する構成とする。
【選択図】 図1
Description
本発明は移動体通信機用送信回路に係り、特に大規模集積化に適した無線送信回路及びそれを送信回路部に適用した送受信機に関する。
移動体通信機の爆発的な普及につれ、小型、低コスト化への要求が強まっている。そのため集積度を高めた送受信集積回路の適用が望まれている。集積度をあげた送受信機用集積回路の従来例の1つとしては日立製作所により2001年に発表されている(非特許文献1参照)。これはオフセットPLL送信回路を適用しており、送信機にはRF周波数帯位相同期ループ(PLL)、中間(IF)周波数帯PLLのほか送信発振器の計3つの発振回路およびそれを含むPLL回路が存在する。
また、デジタル入力とデルタ・シグマ(ΔΣ)変調器との間に、当該デジタル入力から離散的に変化しかつ時間平均が当該デジタル入力と一致するデジタル出力をΔΣ変調器へ供給するデジタルディザ回路が設けられた変調型分数分周PLL周波数シンセサイザを用いる携帯電話の構成が知られている(例えば、特許文献1参照)。なお、以下では「デルタ・シグマ変調器」は、一般的には「シグマデルタ(ΣΔ)変調器」と呼ばれているので、「シグマデルタ(ΣΔ)変調器」を用いることとする。
第27回ヨーロピアン・ソリッド−ステートサーキット・コンファレンス、プロシーディングズ、S.田中他「ジーエスエム/ディーシーエス1800用2バンドダイレクトコンバージョントランシーバ集積回路」、p.492−495、2001年、(S. Tanaka et.al. "GSM/DCS1800 Dual Band Direct−Conversion Transceiver IC," Proceedings of the 27th European Solid−State Circuits Conference pp. 492−495, 2001)
前者の従来例では、TX(送信周波数)用、RF(高周波数)用、IF周波数用の計3つの発振器を必要とする。これら発振器を集積しようとした場合は、いずれの発振器に対しても低雑音性が要求されるため集積回路上で面積を専有するサイズの大きなインダクタが必要となり、小型化が困難であった。
後者の従来例では、例えば、1つのPLLを使ってIF,RF両方の局部発振信号を発生する回路構成が開示されているが、これらの周波数配置に対して発生するスプリアスに対する検討が成されていない。また、このような局部発振器に用いるシンセサイザに好適なΣΔシンセサイザに関しても言及し、ΣΔシンセサイザ特有のスプリアスの問題を解決する際に、ディザ回路の必要性は述べているが、スプリアスの問題を回避すると共に更に小型化を可能にする具体的な構成については述べられていない。
そこで、本発明の目的は、スプリアスの問題を回避すると共に小型化に適し、部品点数を低減でき、高集積可能な送信回路を提供することにある。
また、上記送信回路を用いた送受信機を提供することも目的の一つである。
本発明の代表的手段の一例を示せば、次の通りである。すなわち、本発明に係る送信回路は、第1の周波数発生回路と、第1の周波数変換回路と、前記第1の周波数変換回路の出力が入力される第2の周波数変換回路と、第1の分周回路部とを具備し、前記第1の周波数発生回路の出力が、前記第1の分周回路部を介して前記第1の周波数変換回路の局部発振信号として供給され、前記第1の周波数発生回路の出力が、直接または第2の分周回路部を介して前記第2の周波数変換回路の局部発振信号として供給され、前記第1の分周回路部の分周数が可変に設定されて成ることを特徴とするものである。ここで上記各回路は、図1で言えば、第1の周波数発生回路はシンセサイザSS、第1の周波数変換回路は直交変調器8、第2の周波数変換回路はオフセットPLL、第1の分周回路部は分周器30,31、第2の分周回路部は27,29にそれぞれ対応する。
本発明によれば、RF周波数帯PLLとIF周波数帯PLLとを1つのPLLシンセサイザで兼用するので、必要な発振器の個数を低減でき、無線送信回路が小型化する。
以下、添付図面を参照しながら、本発明の実施例を詳細に説明する。
本発明の第1の実施例について、図1〜4を用いて説明する。図1は、本発明に係る無線送信回路を適用した送受信回路を集積化したRFICの構成を示す図である。本RFIC34は、GSM850,GSM900,DCS1800,PCS1900の4つの周波数帯に対応するものである。
GSM850は、送信帯域が824MHz〜849MHz、受信帯域が869MHz〜894MHzである。GSM900は、送信帯域が880MHz〜915MHz、受信帯域が925MHz〜960MHzである。DCS1800は、送信帯域が1710MHz〜1785MHz、受信帯域が1805MHz〜1880MHzである。PCS1900は、送信帯域が1850MHz〜1910MHz、受信帯域が1930MHz〜1990MHzである。
受信信号は、アンテナANTから入る妨害波を除去するためのフィルタ回路であるバンドパスフィルタ(BPF)1を介して集積回路上の低雑音増幅器(LNA)2に入力される。低雑音増幅器によって増幅された信号は、ミキサ回路(MIX)3によって周波数変換されI,Q2つのベースバンド信号に変換される。ベースバンド信号は、利得可変増幅器(PGA)と周波数変換された妨害波を除去するためのフィルタ(LPF)とが合成されたPGA/LPF回路5をそれぞれ通り、出力I,Q信号としてRFIC34から出力される。
ミキサ回路3に入力されるローカル信号は、電圧制御発振器(VCO)21の出力信号を分周することで生成される。GSM850、GSM900の場合は、2分周器32がスイッチ33により選択され、更に2分周器4にて合計4分周されてミキサ3を駆動する。DCS1800、PCS1900の場合は、スイッチ33にて2分周器32を非選択とし、計2分周した信号がミキサ3を駆動する。このように分周器を適用することで、正確に90度位相のずれたI,Q用の局部発振信号を生成出来る。VCO21は、可変分周器(DIV)22、位相比較器(PD)23、チャージポンプ回路(CP)24、ループフィルタ(LF)25と合わせて構成されるシンセサイザSSにより安定した周波数制御のもとで動作する。可変分周器22の分周数は制御回路(CONT)26によって設定され、所望の発振周波数に制御できる。
送信回路は、GMSK(Gaussian filtered Minimum Shift Keying)変調信号に対応するものであり、入力信号はI,Qの2系統である。入力信号は、信号レベルを後段の直交変調器8に合わせるためのアッテネータ回路6と、帯域外雑音を低減する低域通過フィルタ7を介して直交変調器8に印加される。直交変調器の出力であるIF信号は、リミッタ回路10を介して位相比較器11を駆動する。位相比較器の出力は、ループフィルタ12を介して送信用VCO13の制御電圧を制御する。VCO13の出力には、4分周器14と2分周器15が取りつけられている。
GSM850,GSM900帯の送信信号は4分周器14より出力され、DCS1800,PCS1900帯の送信信号は、2分周器15より出力される。送信信号は、ミキサ16にてIF信号帯に周波数変換され、位相比較回路11にて入力IF信号との誤差が検出され、VCO13に帰還される。この結果、各分周器14,15の出力に所定の中心周波数をもつGMSK変調信号を発生させる事が出来る。分周器14の出力は電力増幅器17(GSM850,900用)にて増幅され、分周器15の出力は電力増幅器18(DCS1800、PCS1900用)にて増幅される。増幅された送信信号は、それぞれ低域通過フィルタ(LPF)19,20にて高調波が取り除かれ、スイッチS/W21を介してアンテナに放出される。
このような送信回路はオフセットPLL回路(O−PLL)として知られているが、直交変調器を駆動するIF局部発振信号と、PLLの帰還ループ内のミキサ回路を駆動するRF局部発振信号が必要となる。先にも述べたように従来では2つの個別のシンセサイザにより、これらの信号を発生させていたが、本実施例では1つのシンセサイザにより発生させて小型化を図っている。
受信回路の局部発振信号生成用として用いてきたVCO21を送信用RF,IF信号生成用としても活用する。RF局部発振信号は、VCO21の出力を分周することにより発生させる。具体的には、GSM850,900用としては2つの2分周器27,29をスイッチ28にて選択し、4分周して生成する。DCS1800,1900用としては2分周器27をスイッチ28にて選択し、2分周器27のみを動作させて生成する。
これに対して、IF局部発振信号は、VCO21の出力を可変分周器(IFDIV)30により分周する。一般に可変分周器の出力はデューティ比が50%ではない。このため2つの2分周器31、9を用い、常に4分周する事により、正確に90度位相のずれたI,Q用の局部発振信号を生成する。
本実施例でIF局部発振信号発生のために可変分周器30を用いる理由を、図2を用いて説明する。本実施例の送信周波数をfTX、VCO21の発振周波数をfVCO、RF局部発振信号周波数をfRF、IF局部発振信号周波数をfIF、リファレンス周波数をfREFとする。
fTX=fRF−fIF …(1)
fRF=fVCO/(2*m)…(2)
fIF=fVCO/(4*N)…(3)
ここで、DCS,PCSの場合は、m=1、GSM850,900の場合は、m=2であり、Nは可変分周数である。
fRF=fVCO/(2*m)…(2)
fIF=fVCO/(4*N)…(3)
ここで、DCS,PCSの場合は、m=1、GSM850,900の場合は、m=2であり、Nは可変分周数である。
上記の式(1)〜(3)より、次の式(4)と(5)が導出される。
fRF=fIF*2N/m …(4)
fTX=fIF*(2N/m−1)…(5)
式(4)と式(5)は、仮に送信周波数fTXを動かしても常に、送信周波数fTXとIF周波数fIFとが、そしてRF局部発振周波数fRFとIF周波数fIFとが、それぞれ整数比にある事を示しており、IF信号に起因する高調波スプリアスは、大信号を発生している送信周波数帯と一致するため、スプリアスの問題は顕在化しない。
fRF=fIF*2N/m …(4)
fTX=fIF*(2N/m−1)…(5)
式(4)と式(5)は、仮に送信周波数fTXを動かしても常に、送信周波数fTXとIF周波数fIFとが、そしてRF局部発振周波数fRFとIF周波数fIFとが、それぞれ整数比にある事を示しており、IF信号に起因する高調波スプリアスは、大信号を発生している送信周波数帯と一致するため、スプリアスの問題は顕在化しない。
これに対して、リファレンス周波数fREFの高調波は周波数の設定にかかわらず常に一定であり、送信周波数の設定によっては、送信中心周波数の近傍にスプリアスが発生する。図2は、GSM900の場合を例にしてこの現象を示している。横軸に送信周波数fTXをとり、縦軸にRF局部発振周波数fRFをとり、リファレンス周波数fREF=26MHzとした場合の、37倍、38倍、39倍のそれぞれの高調波と、可変分周数N=10,11の場合のRF周波数をプロットした。
N=11で固定すると、898MHz近辺で26MHzの38倍の高調波と一致する。このため、この近傍では送信スプリアスが発生しやすくなる。これを避けるために送信周波数fTX=895MHzでNを11から10へ、fTX=910MHzでNを10から11へ変更することで、RF局部発振周波数fRFとリファレンス周波数fREFの高調波周波数との距離を得ている。距離の目安としては、オフセットPLLの帯域1MHz以上であり、ここでは3〜5MHzに設定してある。
図3は、図2の動作を具体化する制御回路26の詳細を示すブロック回路図である。なお図3において、図1に示した構成部分と同じ構成部分には同じ参照符号を付してあるが、但し、分周器432は、図1で説明したGSMやDCS等の使用する周波数帯域に応じてVCO21の出力からミキサ回路3へ入力される局部発振信号を生成するために2分周器4,32とスイッチ33とから成る2分周または4分周に切りかえる回路をまとめて簡略化して表わしたものであり、分周器279は、VCO21の出力からRF局部発振信号を生成するために2分周27,29とスイッチ28とから成る2分周又は4分周に切り替える回路をまとめて簡略化して表わしたものである。後述する図5及び図20における分周器432、279も同様である。
シンセサイザSS内の可変分周器22の分周数は、シグマデルタ(ΣΔ)変調器43で発生する時変信号を用いて設定している。分周比設定レジスタ(CON_REG)42には、リファレンス周波数fREFの整数倍の周波数ピッチを設定するデータと、ΣΔ変調器43の入力を設定するデータを格納し、前者は加算器44を介して直接可変分周器22を制御し、後者は、ΣΔ変調器43により、低ビット長の時変信号に変換され、加算器44を介して可変分周器22を制御する。このようなPLL回路を構成する可変分周器の分周数が時変である構成は、フラクショナル型PLLと呼ばれている。
必要に応じて可変分周数Nの値を変化させるために、周波数設定レジスタF_REG、初期周波数設定レジスタFS_REG、第1及び第2の切り替え周波数レジスタFSW1及びFSW2、第1及び第2の切り替え値設定レジスタDDIV1及びDDIV2、初期IF分周比設定レジスタINI_DIV、IF分周比設定レジスタDIV_REGを用いる。動作は、図4に示すように以下の手順で行う。
まず、ステップS1では、初期周波数設定レジスタFS_REGのデータ設定を行う。
ステップS2では、初期IF分周比設定レジスタINI_DIVのデータ設定を行う。
ステップS3では、初期周波数設定レジスタFS_REGの設定データと第1の切り替え周波数レジスタFSW1とのデータの比較を行い、真ならステップS6を、偽ならステップS4を実行する。
ステップS2では、初期IF分周比設定レジスタINI_DIVのデータ設定を行う。
ステップS3では、初期周波数設定レジスタFS_REGの設定データと第1の切り替え周波数レジスタFSW1とのデータの比較を行い、真ならステップS6を、偽ならステップS4を実行する。
ステップS4では、初期周波数設定レジスタFS_REGのデータを、周波数設定レジスタF_REGに格納する。
続いてステップS5に進み、初期IF分周比設定レジスタINI_DIVのデータを、IF分周比設定レジスタDIV_REGに格納して動作を終了する。
続いてステップS5に進み、初期IF分周比設定レジスタINI_DIVのデータを、IF分周比設定レジスタDIV_REGに格納して動作を終了する。
ステップS6へ進んだ場合は、初期周波数設定レジスタFS_REGの設定データと第2の切り替え周波数レジスタFSW2のデータとの比較を行い、真ならステップS9を、偽ならステップS7を実行する。
ステップS7では、周波数設定レジスタF_REGに、演算結果を格納する。
次に、ステップS8では、IF分周比設定レジスタDIV_REGに、初期IF分周比設定レジスタINI_DIVのデータと、第1の切り替え値設定レジスタDDIV1のデータとの和を格納して動作を終了する。
次に、ステップS8では、IF分周比設定レジスタDIV_REGに、初期IF分周比設定レジスタINI_DIVのデータと、第1の切り替え値設定レジスタDDIV1のデータとの和を格納して動作を終了する。
ステップS9では、周波数設定レジスタF_REGに、演算結果を格納する。
ステップS10では、IF分周比設定レジスタDIV_REGに、初期IF分周比設定レジスタINI_DIVのデータと、第2の切り替え値設定レジスタDDIV2のデータとの和を格納して動作を終了する。
ステップS10では、IF分周比設定レジスタDIV_REGに、初期IF分周比設定レジスタINI_DIVのデータと、第2の切り替え値設定レジスタDDIV2のデータとの和を格納して動作を終了する。
ここで示した動作は一例であり、本発明の本質は、IF局部発振信号発生用の分周器の分周数を可変することにある。
本発明の第2の実施例について、図5および図6を用いて説明する。本実施例は、第1の実施例において制御回路26内で行っていた図4に示した演算を、ベースバンドLSI(BBLSI)59で行う場合の例である。
図5は、第1の実施例の図3に対応する図であり、同じ構成部分には同じ参照符号を付して、その重複説明を省略する。本実施例では、図3の構成と異なり、制御回路26内にIF分周比設定レジスタDIV_REGが設けられ、代わりに制御回路26内にあった初期周波数設定レジスタFS_REG、第1及び第2の切り替え周波数レジスタFSW1,FSW2、第1及び第2の切り替え値設定レジスタDDIV1,DDIV2、および初期IF分周比設定レジスタINI_DIVが無い。
図6は、RFIC34とBBLSI59との間での制御データの受け渡しを示す図である。RFIC34とBBLSI59との伝送のために、RFIC34にはデータ格納主レジスタMREGと個別データ格納レジスタPREG61が設けられている。データ格納主レジスタMREGには、BBLSI59から、クロック信号CLK、データDT、イネーブル信号ENが伝送される。
BBLSI59では、周波数設定レジスタF_REGと、IF分周比設定レジスタDIV_REGの内容を演算した後、得られた制御データをRFIC34に伝送する。伝送されてきたデータDTは、データ格納主レジスタMREGが、BBLSI59からのEN信号が発呼された時点で、個別データ格納レジスタPREG61に格納する。図5に示した制御回路26内の周波数設定レジスタF_REGと、IF分周比設定レジスタDIV_REGは、各々この個別データ格納レジスタ61の1つである。
制御データDTには、個別データレジスタの番号を登録するアドレス領域ADDと、書き込むデータが格納された領域DATがあり、シリアル伝送でBBLSI59から送られる。本実施例では、IF局部発振信号発生用分周器の分周数切り替えをプログラムで実行できるため、アルゴリズムに対する自由度が増す。
第3の実施例では、シンセサイザSS内の可変分周器22の分周数をΣΔ変調器を用いて制御する場合に好適なVCOのキャリブレーション方法について、図7〜12を用いて説明する。
本実施例では、図7に示す構成のVCOを用いる。このVCOは、電源75から電流源76で制御されるPMOSFET77a,77bを用いた正帰還形の発振器である。制御電圧は端子84に印加し、可変バイアス容量78a,78bを制御する。PMOSFET77a,77b、容量78a,78b、79a,79b、バイアス電流量、インダクタ82a,82bのバラツキによる発振周波数のズレを、k個の端子81−1〜81−kのバイアスを制御する事により、複数の容量79a,79b間に各々接続されるスイッチ80をオンオフさせて制御する。なお、端子83a,83bは、差動出力端子である。また、素子の参照番号に付いている添え字a,bは、理想的には特性が揃った対の素子であることを示している。
この制御は、図8に示す回路により実行される。一定バイアス発生回路64の出力を、スイッチ65を切り替え、ループフィルタ25を介してVCO21のバイアス制御端子に印加する。すなわち、キャリブレーションできるように、位相同期ループを開ループにする。そして、シンセサイザで使用していた可変分周器22の出力がリファレンス信号fREF(26MHz)と一致するように、分周比設定レジスタ42内の1次(1st)と3次(3rd)のΣΔ変調器70,71用のΣΔ入力データレジスタCON_REGFと、リファレンス周波数倍周波数設定レジスタCON_REGIとを設定する。ここで、リファレンス周波数倍周波数設定レジスタCON_REGIは、可変分周器22の整数倍の分周数を設定するレジスタであり、例えばfREF=26MHzの整数倍の分周数が格納される。一方、ΣΔ入力データレジスタCON_REGFは上記整数倍以外の周波数ピッチを設定するレジスタであり、例えば100kHzピッチの数値が設定され、1次のΣΔ変調器70または3次のΣΔ変調器71を介して先のリファレンス周波数倍周波数設定レジスタCON_REGIの設定値と加算器73で加算されて可変分周器22の分周数を設定する。1次のΣΔ変調器70と3次のΣΔ変調器71との選択切り替えは、スイッチ72により行う。
VCOのキャリブレーションは、具体的には、破線で示す経路で行われる。先ず、スイッチ66によりループフィルタ25を一定バイアス発生回路64に接続してPLLループから切り離し、開ループにした後、可変分周器22の出力と、リファレンス周波数fREFとを、それぞれ例えば65分周の分周器DiV65A,DiV65Bにより分周して400kHzの信号とし、速度比較器FSDETを用いてどちらが先にカウントを終了するかを観測する。
そして、そのカウント値の差分がゼロとなるように、すなわち図8に示したVCO内の容量78a,78bが設定バイアス条件でのバラツキに応じた容量値となるように、ΣΔ入力データレジスタCON_REGFとリファレンス周波数倍周波数設定レジスタCON_REGIの設定を行う。VCOバンド切り替え回路(VCO Band)69により、これらのレジスタの設定に応じた容量値となるよう図7に示したVCOのスイッチ80を切り替えて、設定された制御電圧、すなわちキャリブレーションされた電圧をVCO21の制御端子に印加する。この後は、スイッチ65を切り替えてループフィルタ25をチャージポンプ24に接続、すなわち閉ループにしてキャリブレーションが終了し、PLL制御による安定したVCO発振動作を続ける。この場合、ΣΔ変調器を用いると、次に説明するような誤差が発生する。
図9に1次のΣΔ変調器を、図10に3次のΣΔ変調器の構成を示す。1次のΣΔ変調器86は、遅延器(D)、1ビット量子化器(Q)、増幅器(G)減算器93から構成される。
このように構成される1次のΣΔ変調器70は、次のように動作する。入力端子85から入力された固定入力の10ビットのデジタル信号は、遅延器90に入力され、この遅延器90の出力結果と、前回入力された遅延器90の出力を量子化器91で1ビット量子化された結果を増幅器92で増幅されたものと減算器93で差を取り、その差を加算器89で入力端子に入力された信号に加算したものを再び遅延器に加え、遅延器の出力結果を先ほどと同様に量子化器で量子化し1ビットの信号を作り、増幅して帰還をかける。この一連の動作を繰り返し行うと、入力端子85で入力された数値を平均的に与えるようなデータ列(時変信号)が端子97より出力される。
また、3次のΣΔ変調器は、同様の構成の1次のΣΔ変調器86,87,88と微分器94,95とを用い、1次のΣΔ変調器86,87,88が直列に接続されると共に、3段目のΣΔ変調器88の出力を微分器95を介した出力と、1個の遅延器を介した2段目のΣΔ変調器87の出力とを加算した出力を、更に微分器94を介して、2個の遅延器を介した初段のΣΔ変調器86の出力に加算する構成となっている。
このように構成される3次のΣΔ変調器71は、次のように動作する。各段のΣΔ変調器の基本的動作は1次のΣΔ変調器と同じであるが、1段目は固定された入力で図9と同じ動作を行い、2段目、3段目のΣΔ変調器87,88は入力信号が固定でなく2段目のΣΔ変調器87は1段目のΣΔ変調器86の誤差が入力となり、3段目は2段目の誤差が入力となっている。ΣΔ変調器自身は積分器の特性を持っているので、3段目のΣΔ変調器88の出力を微分器95を介して元に戻し2段目の出力と加算し、この加算した出力をさらに微分器94でを介して元に戻して1段目の出力と加算して端子96から4ビットのデータ列が出力される。加算時のタイミングを合わせるために1段目のΣΔ変調器86には遅延器が2個、2段目のΣΔ変調器87の出力には遅延器1個それぞれ設けられている。
1次のΣΔ変調器の場合は、出力では1回の動作での誤差が±0.5(1ビット)の範囲であるが、3次のΣΔ変調器の場合は、出力では誤差が±7(4ビット)であり、次数が低いほうが望ましいのが理解される。このため、図7の構成においては、スイッチ72を切り替えて、シンセサイザ動作を行う場合には、図10に示す3次のΣΔ変調器71を選択し、キャリブレーション時には1次のΣΔ変調器70を選択する。
図11に、VCOが890.2MHzの局部発振条件で、1次のΣΔ変調器を用いる場合の誤差を示す。図11は、2.5μsの期間の26MHzリファレンス周波数fREFと、890.2MHzのVCO21の発振周波数、および可変分周器22の出力DIVOUTを示している。図11において、四角で囲まれた数字は周期数を示し、2.5μsはfRFでは65周期(以下、ここでは、周期を「クロック」と呼ぶ)、VCOでは2225.5クロックとなるが、1次のΣΔ変調器70を用いた場合の65分周器(DiV65B)の出力DVOUTは、2225.5±0.5クロックとなり、VCOの発振周器で±0.5クロックの誤差があることが分かる。
図12に他の主要周波数での計算結果を示す。図12において、CHはGMSのチャネル番号、fは周波数[MHz]、Niはリファレンス周波数倍周波数設定レジスタCON_REGIのレジスタ値、NfはΣΔ変調器入力データレジスタCON_REGFのレジスタ値、THEOは理論値[クロック]、ΣΔ(min)は1次のΣΔ変調器の最小値、ΣΔ(max)は1次のΣΔ変調器の最大値、TMERR(max)はタイミングエラーの最大値[クロック]、TMERR(min)はタイミングエラーの最小値[クロック]である。図12より、全て±0.5クロックである事が確認されている。
本実施例では、図13〜図17を用いてΣΔ変調器の固定スプリアスを低減するために疑似乱数を加える場合について述べる。図13は本実施例で用いる3次のΣΔ変調器である。図10に示した3次のΣΔ変調器と同じ構成部には同じ参照符号を付して、その重複説明を省略する。すなわち、本実施例では3次のΣΔ変調器の入力に加算器98を設けて疑似乱数発生器100の出力を、直流成分をカットするための微分器99を介して印加する構成としている点が図10の構成と相違する。
ここで重要なのは、直流成分を無くして周波数誤差を発生させない事にある。疑似乱数発生器100の構成例を図14に示す。15個の遅延器101と、3個の排他的論理和102で構成されるPN15と呼ばれる疑似乱数発生器である。図15に示すように、異なる遅延器の出力の論理積(AND)103を取る事により、1の発生確率を制御し、雑音電力を例えば4分の1にすることが出来る。
また図16に示すように、疑似乱数発生器100の出力を、ΣΔ変調器の2次部分に加算器104、または加算器105(点線の丸で表示)を設けて印加する事により、図13の微分器99を省略する事も出来る。図17に、スペクトルアナライザの表示をリファレンスバンド幅RBW=30kHzとして、GSM用チャネル番号95のシミュレーション結果の特性線を示す。縦軸はスペクトル強度SP(dB)であり、横軸は周波数f(kHz)である。特性線106は疑似乱数を印加しない図10の構成の場合であり、スプリアスが見られる。これに対して、疑似乱数を印加する図13の回路構成の場合の特性線107と、図16の回路構成の場合の特性線108に見られるように、スプリアスが抑圧されている事が分かる。
本実施例では、ΣΔ変調器の内蔵ループフィルタが受けるパッケージの影響について述べる。図18Aは、VCO21、可変分周器22、位相比較器23、チャージポンプ回路24、ループフィルタ25で構成されるシンセサイザであり、ループフィルタ25は容量C1と抵抗R1の直列接続回路と容量C2との並列接続で構成されるラグリードフィルタ109とR2と容量C3からなる低域通過フィルタ110で構成される。同図において、Kv/SはVCO21の伝達関数を、1/nは可変分周器22の分周数を表わしている。
また、本実施例では1次の低域通過フィルタを用いた場合を示しているが、1次以上の低域通過フィルタを用いても良いことは勿論である。
図18Aは理想的な接地が取れた場合であり、図18Bは1箇所で共通して接地する場合、図18Cはラグリードフィルタ109と、低域通過フィルタ110とを分けて接地した場合、すなわちラグリードフィルタ109の接地をチャージポンプ24の接地端子に接続し、低域通過フィルタ110の接地をVCO21の接地端子に接続した場合であり、図18Dはループフィルタを全てパッケージの外に取り付けた場合である。なお、図18B〜Dではパッケージの寄生インダクタLpを加えてある。
図19は、図18A〜Dの接地形態に応じた利得の周波数特性を示す図であり、図中A〜Dは、それぞれ図18A〜Dに対応する。図19において、縦軸は利得GA(dB)、横軸は周波数f(Hz)である。図19より、図18B,図18Dの接地形態の場合はパッケージのインダクタLpの影響で減衰効果に制限がかかるが、図18Cのように接地を分離することで制限を低減できることが分かる。
これまでの実施例では、オフセットPLLを主に説明したが、本実施例は図20に示すように、本発明を2ステップ送信機に適用した場合である。ここでは、図3に示した回路構成を適用している。図3と同じ構成部分には、同じ参照符号を付して、重複する説明は省略する。すなわち、本実施例では、図3のオフセットPLL部O−PLLの代わりに、送信周波数帯TXを、送信ミキサ112、RF帯域通過フィルタ113、IF帯域通過フィルタ114で構成している点が相違する。本実施例でも図3の回路と同様に、受信回路の局部発振用として用いてきたシンセサイザSS内のVCO21を、送信用RFローカル信号、直交変調器8を駆動するIFローカル信号を生成している。
直交変調器の出力は、IF帯域通過フィルタ114を介してミキサ112の一方の入力に、他方のミキサの入力には制御回路26により制御されてVCO21から分周して生成されたRFローカル信号が入力される。ミキサ112の出力はRF帯域通過フィルタ113を介して送信周波数帯信号が生成される。図2に示したような送信スプリアスを回避する動作を行うことは勿論であり、VCOの共用化により小型化も図れる。
以上、本発明の好適な実施例について欧州向け携帯電話を中心に説明したが、上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは言うまでもない。例えば、本発明はCDMA等他の携帯電話、無線LAN等にも適用できることは勿論である。
1…バンドパスフィルタ(BPF)、2…低雑音増幅器(LNA)、3,16…ミキサ、4,9,27,29,31,32…1/2分周器、5…可変増幅器・フィルタ列(PGA/LPF)、6…アッテネータ、7…低域通過フィルタ、8…直交変調器、10…リミッタ、11…位相比較器(PD)、12,25…ループフィルタ(LF)、13…送信用発振器、14…1/4分周器、15…1/2分周器、17…GSM/GSM850用電力増幅器、18…DCS/PCS用電力増幅器、19,20…送信用低域通過フィルタ(LPF)、21…スイッチ、22…可変分周器、23…位相比較器、24…チャージポンプ回路、26…制御回路(CONT)、28,33…切り替えスイッチ、30…可変分周器(IFDIV)、34…RFIC、42…分周比設定レジスタ(CON_REG)、43……シグマデルタ(ΣΔ)変調器、44…加算器、59…三点ベースバンドLSI(BBLSI)、61…個別データ格納用レジスタ(PREG)、64…一定バイアス回路、66…切り替えスイッチ、68…速度比較器(FSDET)、69…VCOバンド切り替え回路(VCOBand)、70…1次ΣΔ変調器、71…3次ΣΔ変調器、72…切り替えスイッチ、75…電源、76…電流源、77a,77b…PMOSFET、78a,78bバイアス可変容量、79a,79b…容量、80…スイッチ、81−1〜81−k…スイッチ制御端子、82…インダクタ、83…出力、84…バイアス制御端子、84…スイッチ切り替え端子、85…入力端子、86,87,88…1次ΣΔ変調器、89…加算器、90…遅延器、91…量子化器、92…増幅器、93…減算器、94,95…微分器、96,97…出力端子、98…加算器、99…直流除去手段(微分器)、100…疑似乱数発生器、101…遅延器、102…排他的論理和(EOR)、103…論理積(AND)、104…加算器、105…加算器挿入位置、106…ΣΔ変調器出力、107…図13の出力波形、108…図16の出力波形、109…ラグリード形フィルタ、110…低域通過フィルタ、112…送信ミキサ、113…RF帯域通過フィルタ、114…IF帯域通過フィルタ、FSW1…第1切り替え周波数レジスタ、FSW2…第2切り替え周波数レジスタ、FS_REG…初期周波数設定レジスタ、DDIV1…第1切り替え値設定レジスタ、DDIV2…第2切り替え値設定レジスタ、F_REG…周波数設定レジスタ、INI_DIV…初期IF分周比設定レジスタ、DIV_REG…IF分周比設定レジスタ、MREG…データ格納用主レジスタ、DT…制御データ、ADD…アドレス領域と、DAT…データ格納領域、CON_REGF…ΣΔ変調器入力データレジスタ、CON_REG…リファレンス周波数倍周波数設定レジスタ、DiV65A,DiV65B…分周器、Lp…寄生インダクタ。
Claims (10)
- 第1の周波数発生回路と、
第1の周波数変換回路と、
前記第1の周波数変換回路の出力が入力される第2の周波数変換回路と、
第1の分周回路部と
を具備し、
前記第1の周波数発生回路の出力が、前記第1の分周回路部を介して前記第1の周波数変換回路の局部発振信号として供給され、
前記第1の周波数発生回路の出力が、直接または第2の分周回路部を介して前記第2の周波数変換回路の局部発振信号として供給され、
前記第1の分周回路部の分周数が、可変に設定され、
前記第1の周波数発生回路は、第2の電圧制御発振器と、第2の可変分周器と、第2の位相比較回路と、チャージポンプ回路と、第2のループフィルタ回路とを含む位相同期ループ回路で構成され、
前記第2の可変分周器の分周数が時変であるフラクショナル型位相同期ループ発振回路であり、
前記位相同期ループ回路内の前記第2の可変分周器の分周比の設定は、
第1のシグマデルタ変調器と、
第1の加算器と、
第2の加算器と、
第1の周波数条件記憶部と、
第2の周波数条件記憶部と、
第1の疑似乱数発生回路と
を具備する回路により行われ、
前記第1の加算器の出力が前記第2の可変分周器の分周比設定端子に接続され、
前記第1の加算器の、第1の入力端子が前記第1のシグマデルタ変調器の出力に、第2の入力端子が前記第1の周波数条件記憶部の所定の上位ビット列出力にそれぞれ接続され、
前記第1のシグマデルタ変調器の入力が前記第2の加算器の出力に接続され、
前記第2の加算器の第1の入力端子が前記第2の周波数条件記憶部の所定の下位ビット列出力に接続され、
前記第2の加算器の第2の入力端子が前記第1の疑似乱数発生回路に接続されて成り、
前記疑似乱数発生回路の出力が直流成分を発生しない
ことを特徴とする無線送信回路。 - 請求項1記載の無線送信回路において、
前記第1の周波数変換回路は直交変調器であり、
前記第1の分周回路部の分周数が偶数に設定されることによって前記直交変調器に入力される90度位相の異なる2つの局部発振信号が発生する
ことを特徴とする無線送信回路。 - 請求項2記載の無線送信回路において、
前記第2の周波数変換回路は、
第1および第2の入力端子を有する第1の位相比較回路と、
前記第1の位相比較回路の出力が入力される第1のループフィルタ回路と、
前記第1のループフィルタ回路の出力が電圧制御端子に接続される第1の電圧制御発振器と、
前記第1の電圧制御発振器の出力が入力される第1のミキサ回路と
を具備し、
前記第1のループフィルタ回路の入力には前記第1の位相比較回路の出力が接続され、
前記第1の位相比較回路の前記第2の入力端子には前記第1のミキサ回路の出力が接続されて成り、
前記第2の周波数変換回路の入力は前記第1の位相比較回路の第1の入力端子である
ことを特徴とする無線送信回路。 - 第1の周波数発生回路と、
第1の周波数変換回路と、
前記第1の周波数変換回路の出力が入力される第2の周波数変換回路と、
第1の分周回路部と
を具備し、
前記第1の周波数発生回路の出力が、前記第1の分周回路部を介して前記第1の周波数変換回路の局部発振信号として供給され、
前記第1の周波数発生回路の出力が、直接または第2の分周回路部を介して前記第2の周波数変換回路の局部発振信号として供給され、
前記第1の分周回路部の分周数が、可変に設定され、
前記第1の周波数発生回路は、第2の電圧制御発振器と、第2の可変分周器と、第2の位相比較回路と、チャージポンプ回路と、第2のループフィルタ回路とを含む位相同期ループ回路で構成され、
前記第2の可変分周器の分周数が時変であるフラクショナル型位相同期ループ発振回路であり、
前記第2の可変分周器の分周比を設定するための回路は、
第1のシグマデルタ変調器と、
第1の加算器と、
第1の周波数条件記憶部と、 第2の周波数条件記憶部と、
第1の疑似乱数発生回路と、
第1および第2の微分器と、
を含んで成り、
前記第1の加算器の出力が前記第2の可変分周器の分周比設定端子に接続され、
前記第1の加算器の、第1の入力端子が前記第1のシグマデルタ変調器の出力に、第2の入力端子が前記第1の周波数条件記憶部の所定の上位ビット列出力にそれぞれ接続され、
前記第1のシグマデルタ変調器の入力が前記第2の周波数条件記憶部の所定の下位ビット列出力に接続され、
前記第1のシグマデルタ変調器が、入力端子、出力端子、誤差出力端子をそれぞれ持つ第1、第2、第3の1次のシグマデルタ変調器を具備して成り、
前記第1の1次のシグマデルタ変調器の誤差出力が前記第2の1次シグマデルタ変調器の入力に接続され、
前記第2の1次シグマデルタ変調器の出力が前記第1の微分器を介して前記第1の1次のシグマデルタ変調器の出力に接続され、
前記第2の1次のシグマデルタ変調器の誤差出力が前記第3の1次シグマデルタ変調器の入力に接続され、
前記第3の1次シグマデルタ変調器の出力が前記第2の微分器を介して前記第2の1次のシグマデルタ変調器の出力に接続され、
前記第1の疑似乱数発生回路の出力が前記第1の1次のシグマデルタ変調器の誤差出力に加算されて前記第2の1次シグマデルタ変調器に入力される構成である
ことを特徴とする無線送信回路。 - 請求項4記載の無線送信回路において、
前記第1の周波数変換回路は直交変調器であり、
前記第1の分周回路部の分周数が偶数に設定されることによって前記直交変調器に入力される90度位相の異なる2つの局部発振信号が発生する
ことを特徴とする無線送信回路。 - 請求項5記載の無線送信回路において、
前記第2の周波数変換回路は、
第1および第2の入力端子を有する第1の位相比較回路と、
前記第1の位相比較回路の出力が入力される第1のループフィルタ回路と、
前記第1のループフィルタ回路の出力が電圧制御端子に接続される第1の電圧制御発振器と、
前記第1の電圧制御発振器の出力が入力される第1のミキサ回路と
を具備し、
前記第1のループフィルタ回路の入力には前記第1の位相比較回路の出力が接続され、
前記第1の位相比較回路の前記第2の入力端子には前記第1のミキサ回路の出力が接続されて成り、
前記第2の周波数変換回路の入力は前記第1の位相比較回路の第1の入力端子である
ことを特徴とする無線送信回路。 - 第1の周波数発生回路と、
第1の周波数変換回路と、
前記第1の周波数変換回路の出力が入力される第2の周波数変換回路と、
第1の分周回路部と
を具備し、
前記第1の周波数発生回路の出力が、前記第1の分周回路部を介して前記第1の周波数変換回路の局部発振信号として供給され、
前記第1の周波数発生回路の出力が、直接または第2の分周回路部を介して前記第2の周波数変換回路の局部発振信号として供給され、
前記第1の分周回路部の分周数が、可変に設定され、
前記第1の周波数発生回路は、第2の電圧制御発振器と、第2の可変分周器と、第2の位相比較回路と、チャージポンプ回路と、第2のループフィルタ回路とを含む位相同期ループ回路で構成され、
前記第2の可変分周器の分周数が時変であるフラクショナル型位相同期ループ発振回路であり、
前記第2のループフィルタが、少なくとも第1の容量と第1の抵抗で構成される第1の直列接続回路と第2の容量との並列接続で構成される第1のラグリードフィルタと、1次以上の第1の低域通過フィルタとで構成され、
前記チャージポンプ回路の出力は前記第1のラグリードフィルタの第1の端子と前記第1の低域通過フィルタの入力端子とに接続され、
前記第1のラグリードフィルタの第2の端子が前記チャージポンプ回路の接地端子に接続され、
前記第1の低域通過フィルタの出力端子が前記第2の電圧制御発振器の電圧制御端子に、接地端子が前記第2の電圧制御発振器の接地端子にそれぞれ接続される
ことを特徴とする無線送信回路。 - 請求項7記載の無線送信回路において、
前記第1の周波数変換回路は直交変調器であり、
前記第1の分周回路部の分周数が偶数に設定されることによって前記直交変調器に入力される90度位相の異なる2つの局部発振信号が発生する
ことを特徴とする無線送信回路。 - 請求項8記載の無線送信回路において、
前記第2の周波数変換回路は、
第1および第2の入力端子を有する第1の位相比較回路と、
前記第1の位相比較回路の出力が入力される第1のループフィルタ回路と、
前記第1のループフィルタ回路の出力が電圧制御端子に接続される第1の電圧制御発振器と、
前記第1の電圧制御発振器の出力が入力される第1のミキサ回路と
を具備し、
前記第1のループフィルタ回路の入力には前記第1の位相比較回路の出力が接続され、
前記第1の位相比較回路の前記第2の入力端子には前記第1のミキサ回路の出力が接続されて成り、
前記第2の周波数変換回路の入力は前記第1の位相比較回路の第1の入力端子である
ことを特徴とする無線送信回路。 - ベースバンド処理部からの送信信号をアンテナを介して送信する無線送信回路部と、
アンテナで受信した信号を妨害波を除去するフィルタ回路を介して低雑音増幅器により増幅した後、ベースバンド信号に周波数変換してベースバンド部へ送る受信回路部と
を備えた送受信機であって、
前記無線送信回路部に、請求項1に記載の無線送信回路が用いられる
ことを特徴とする送受信機。
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US8938204B2 (en) | 2010-07-29 | 2015-01-20 | Fujitsu Limited | Signal generator circuit and radio transmission and reception device including the same |
CN114866039A (zh) * | 2022-07-07 | 2022-08-05 | 成都嘉纳海威科技有限责任公司 | 一种低功耗发射多功能芯片 |
-
2009
- 2009-02-02 JP JP2009021328A patent/JP2009105959A/ja active Pending
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