CN1753100A - 用以控制记忆体阵列存取的时钟产生器及其方法 - Google Patents

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Abstract

本发明是有关于一种用以控制记忆体阵列存取的时钟产生器及其方法，该时钟产生器可以相容于DDR1以及DDR2应用。即使是在主芯片时钟一直在运作时，YCLK讯号也只在集成电路记忆体上发生一致动读出或写入时才会启动。在时钟产生器内的一个电路区块(YCLK启动产生器)用以侦测何时致动一读出或写入，并在内部时钟的下一个下降边缘初始化YCLK讯号。两个独立的机制用以决定何时终止YCLK。一个机制是计时器路径，另一个是由DDR1以及DDR2控制讯号所决定的路径。计时器路径是完全地以时间为基础，并且对DDR1和DDR2部分或操作模式是一样的。另一个讯号路径不同于DDR1以及DDR2操作模式。DDR1控制讯号在内部时钟的下一个上升边缘关闭YCLK，而DDR2控制讯号在内部时钟的下一个下降边缘关闭YCLK。

Description

用以控制记忆体阵列存取的时钟产生器及其方法
技术领域
本发明涉及一种集成电路记忆体，且特别是涉及一种适用于同时需要DDR1以及DDR2操作模式的集成电路记忆体的用以控制记忆体阵列存取的时钟产生器及其方法。
背景技术
请参阅图1所示，为现有的习知集成电路记忆体的一部分。如图1所示，集成电路记忆体阵列10包括感测放大器(sense amplifier)14(图中所示为4个，但可以是任意个)、数据线16以及存取装置12，其中存取装置12用以将感测放大器14上被解析的(resolved)数据状态耦接至数据线16。在先前技术中，″YCLK″内部时钟讯号用来提供行位址时序以存取感测放大器。如图1所示，4个独立的YSELECT讯号YSELECT1～YSELECT4使得每一个感测放大器能够独自地被存取。每一个YSELECT讯号都是一个YCLK讯号以及行位址数据的总和。
因此，YCLK讯号是有关行位址时间的内部时钟。当YCLK为高电位(逻辑1)时，在记忆体阵列10中的感测放大器14不是以读出就是以写入为目的做存取。
传统上，在现有习知的集成电路记忆体设计中，YCLK讯号为自由运作(free running)。亦即，主内部时钟讯号的每一个下降边缘皆产生一个上升的YCLK边缘。
YCLK讯号的终止(termination)对许多设计而言有两个准则，不是计时器的控制，就是如果计时器没有终止，则在内部时钟的下一个上升边缘终止计时器。
近年来，JEDEC(电子工程设计发展联合协会)发展出两种记忆体规格，称为DDR1以及DDR2。DDR1是由JEDEC所制定第一个系列的具双倍数据传输率的动态随机存取记忆体(DOUBLE DATA RATE DRAMS)。最小突发长度(burstlength，BL)为2，这暗示可以在每一个周期提供一个新的随机行位址，因此YCLK不能比一个周期还长。(数据同时在时钟的两边缘上输出，因此BL＝2由一个周期支援)。DDR2是由JEDEC所制定下一个系列的具双倍数据传输率的动态随机存取记忆体。最小突发长度为4，这暗示可以在每一个其它周期提供一个新的随机行位址，因此YCLK不能比一个周期还长。
在以前的设计中，自由运作的YCLK讯号与DDR2规格并不相容，其中DDR2规格允许每一读出或写入操作有两个完整的周期(因此一整个时钟周期可以用于YCLK而不是半个周期)。YCLK讯号在下一个主时钟上升时终止对DDR2部分来说太短，因为这会再强加半个周期限制。YCLK讯号经过下一个时钟上升边缘时终止对DDR1部分来说不能工作，因为这会在行位址路径引起冲突。
因此，集成电路记忆体需要一个YCLK讯号，可以同时相容于DDR1以及DDR2规格。
由此可见，上述现有的用以控制记忆体阵列存取的时钟产生器及其方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决用以控制记忆体阵列存取的时钟产生器及其方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的用以控制记忆体阵列存取的时钟产生器及其方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的用以控制记忆体阵列存取的时钟产生器及其方法，能够改进一般现有的用以控制记忆体阵列存取的时钟产生器及其方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
依照本发明较佳实施例的时钟产生器，可以相容于DDR1以及DDR2应用。即使是在主芯片时钟一直在运作时，YCLK讯号也只在集成电路记忆体上发生致动(active)一读出或写入时才会启动。在时钟产生器内的一个电路区块(YCLK启动产生器)用以侦测何时致动一读出或写入，并在内部时钟的下一个下降边缘初始化YCLK讯号。两个独立的机制用以决定何时终止YCLK。一个机制是计时器路径，另一个是由DDR1以及DDR2控制讯号所决定的路径。计时器路径是完全地以时间为基础，并且对于DDR1和DDR2部分或操作模式是一样的。另一个讯号路径不同于DDR1以及DDR2操作模式。DDR1控制讯号在内部时钟的下一个上升边缘关闭YCLK，而DDR2控制讯号在内部时钟的下一个下降边缘关闭YCLK。
依照本发明较佳实施例的时钟产生器亦可以包括″周期交替电路(cycle alternator)″，用来只在DDR2模式下芯片的交替的下降边缘启动YCLK。
如果YCLK讯号在某一内部时钟下降边缘致能(enable)，则YCLK不能在下一个下降边缘致能，只能在交替的下降边缘。DDR1部分能在内部时钟的每一个下降边缘初始化YCLK讯号，因此交替电路禁能(disable)以允许此一行为。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1所示为传统集成电路记忆体的一部分的方块图，显示YCLK讯号用以控制耦接至感测放大器的存取装置。
图2所示为依照本发明较佳实施例的时钟产生器的方块图。
图3所示为依照本发明较佳实施例的时钟产生器的电路图，显示图2未提及的额外电路的细节以及控制讯号。
图4所示为依照本发明较佳实施例的时钟产生器的时序图。
图5所示为依照本发明较佳实施例的时钟产生器在各种操作模式下的时序图。
10：记忆体阵列
12：存取装置
14：感测放大器
16：数据线
20、50：时钟产生器
22：YCLK关闭计时器控制(区块)
24：YCLK周期交替器(区块)
26：读出/写入致动数据(区块)
28：YCLK关闭自时钟DDR2(区块)
30：YCLK关闭自时钟DDR1(区块)
32：YCLK启动产生器(区块)
34：最后YCLK关闭产生器(区块)
36：YCLK启动/关闭(区块)
38、40、42、44：时序图
I51、I55、I66、I68、I72、I77～I79、I81、I83、I85、I88、M0～M2、M7～M9：晶体管
I51：电容
R0～R2：开关
I15、I17、I18、I47、I57、I59、I61、I64、I65、I67、I76、I87、I90、U1、U2、U5、U6、U8～U11、U13：反相器
I62、U4、U7、U18：NOR闸
I113、I114、I118、I119、U14：NAND闸
I75、I91、I92、I104、I110、I111、I128：传输闸
ARS、D1WYENB、D2WYENB、DDR2、DDR2B、JBOFF、JCLK、JCY2、JCYB、NYEN、OSENB、PWRUP、RWYEN、TMSCLK、TMSCLKB、VBLH、WSCI、WSCLM05、YCLK、YEN、YOFF、YOS、YRESB、YTIME、YTIMEB：讯号
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的用以控制记忆体阵列存取的时钟产生器及其方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
请参阅图2所示，为依照本发明较佳实施例的时钟产生器的方块图。如图2所示，时钟产生器20的输入讯号是JCY2讯号，而JCY2讯号是芯片时钟经过缓冲后的时钟讯号。时钟产生器20的输出讯号是YCLK讯号，而YCLK讯号是根据三个独立的操作模式而终止。这些操作模式在后文将有更详细的描述。
YCLK关闭计时器控制区块22接收YCLK讯号并产生YTIMEB讯号，其中YTIMEB讯号用以控制终止YCLK讯号以及限制YCLK最大脉宽的″暂停(time-out)″方法。YCLK周期交替器区块24亦接收像JCY2芯片时钟讯号一样的YCLK讯号，并产生JBOFF以及NYEN讯号。
YCLK周期交替器工作如同双态计数器(toggle counter)。在初始态时，NYEN(″Next Yclk ENable″)为高电位。如果YCLK在JCLK下降边缘由YCLK启动产生器初始化，则电路双态触发(toggle)以致于NYEN＝0，而且对下一个JCLK下降边缘而言，YCLK启动产生器被禁能(disable)。
请参阅图3A、图3B以及图3C所示，为依照本发明较佳实施例的时钟产生器的电路图。其分别利用节点A以及节点B显示其连接关系，例如图3A的节点A与图3B的节点A为同一节点。请同时参阅图2与图3A～3C所示，实际的计数器重置(reset)功能是由M1以及M2这两个N通道装置所达成。当YCLK(M1)以及YRESB(M2)皆为高电位时，双态计数器的前半部被重置。当在下一个芯片周期开始，JCLK＝1时，数据通过传输闸I104传送，并且NYEN被设定(set)为″0″。
如果JCLK＝0且NYEN＝0，这表示YCLK在JCLK周期开始的时候已经致能(enable)。在这情形下，JCLK＝0边缘需要关闭YCLK(如果计时器控制没有这样做的话)。JBOFF＝1，当JCLK(JCY2)＝0且NYEN＝0时，通过最后YCLK关闭产生器34以同样方法关闭YCLK。如果JBOFF＝1，则YRESB被迫为低电位，这样再次通过M0的P通道装置双态触发计数器的前半部(参阅图3A～3C所示)，并且在JCLK的下一个上升边缘时，NYEN节点双态触发而变回″1″，然后如果需要的话，YCLK启动电路再产生新的YCLK。
读出/写入致动数据区块26产生RWYEN讯号。当在下一个JCLK下降边缘需要YCLK时，RWYEN(Read Write Yclk ENable)变为高电位。或者一有效的读出或写入操作需要YCLK功能。请参阅图3A～3C所示，在芯片中由ARS讯号变成高电位来指示一有效的读出，而由WSCLM05讯号变成高电位来指示一有效的写入。
请继续参阅图3A～3C所示，读出数据(ARS)直接传送经过反相器U13以及NAND闸U14以产生RWYEN。不过，写入数据根据JCLK移位，因此最后的YCLK配合有效的写入数据在适当的周期发生。对于DDR1模式，这写入数据必须移位半个周期。对于DDR2模式，这写入数据必须移位一个半个周期。这些全部受读出/写入数据致动数据电路所管理，因此如果RWYEN＝1时，则在下一个下降的JCLK边缘需要YCLK。
NAND闸U14接收读出、DDR1写入以及DDR2写入数据以产生RWYEN讯号，其中如果任何读出或写入需要YCLK，则RWYEN讯号为有效。
请参阅图2所示，YCLK关闭自时钟DDR2区块28接收JBOFF讯号并产生YOFF讯号，JBOFF讯号通过传输闸直接传送至YOFF讯号，其中传输闸在DDR2模式为致能(启动)，在DDR1模式为禁能(关闭)。因此，在DDR2模式，YOFF＝JBOFF，而且YCLK将在每一次JBOFF＝1时关闭。
YCLK关闭自时钟DDR1区块30接收JCY2时钟并产生YOFF讯号，JCY2讯号通过传输闸直接传送至YOFF讯号，其中传输闸在DDR1模式为致能(启动)，在DDR2模式为禁能(关闭)。因此，在DDR1模式，YOFF＝JCY2，而且YCLK将在每一次JCY2＝1时关闭。
YCLK启动产生器区块32接收NYEN、JCY2以及RWYEN讯号并产生YOS讯号。因为YCLK能藉由计时器或时钟控制来终止，所以开始YCLK最简单的方法为利用″单脉冲(one-shot pulse)″。YOS(Yclk on One-Shot)讯号即为单脉冲。
请参阅图3A～3C所示，在JCLK下降以前，当它在″1″状态时，则JCY2＝1，JCLK4＝1，并且如果NYEN＝1且RWYEN＝1，则OSENB＝0。在这种状态下，单脉冲产生器进入准备状态。一旦JCLK下降，JCY2＝0且YOS＝1。
最后JCLK4＝0，且OSENB讯号已经回到″1″的状态，因此终止YOS脉冲。NYEN以及RWYEN讯号只有在JCLK＝1时才会改变状态，所以JCLK下降边缘总是决定YOS功能。反相器I67与I65的宽度和长度比常被偏斜(skew)以延迟JCLK4＝0并且决定YOS脉冲的宽度。
请参阅图2所示，最后YCLK关闭产生器区块34接收YTIMEB以及YOFF讯号，并将两讯号通过NOR功能产生YEN讯号。如果YTIMEB以及YOFF两讯号其中之一等于″1″时，则YEN＝0，且YCLK讯号回到关闭状态(″0″)。
YCLK启动/关闭区块36接收YEN以及YOS讯号并产生YCLK时钟讯号。如果YEN＝1且YOS＝1，则在YCLK启动/关闭产生器中的闩锁器被设定(set)且YCLK＝1。因为YOS不久将消失，需要闩锁器保持YCLK＝1的状态。当YEN＝0时，不是从计时器就是从JCLK控制，然后YCLK＝0。
请参阅图3A～3C所示，在时钟产生器50中有一些另外的讯号描述如下：VBLH输入至晶体管I51的闸极，为一内部直流电压源，用以提供参考标准给计时器延迟；TMSCLK输入至反相器I76的输入端，为一测试模式讯号，如果TMSCLK＝1，则增加更多电容值以增加最小YCLK宽度；PWRUP输入至晶体管M7与M9的闸极，用以根据芯片上电(power-up)来初始化电路；WSCLM05输入至传输闸I128的输入端，为芯片的有效的写入状态指示器；JCLK输入至反相器I59的输入端，为主或芯片时钟；DDR2输入至反相器I90的输入端，为DDR2模式控制讯号；以及ARS输入至反相器U13的输入端，为芯片的有效读出状态指示器。
请注意图3，计时器延迟通过连接各个MOS装置(I79、I83、I85)至YTIME节点，以调整电路电容值(net capacitance)。
应用至这部份的外部时钟的时钟频率(clock rate)称为″CYCLE″、″1Tck″或只是″tck″。主内部时钟有相同的频率或tck值。主内部时钟称为″JCLK″。当提到时钟讯号，″tcl″表示″时钟低电位时间″，即时钟讯号为低电位时的时间。″tch″表示″时钟高电位时间″，即时钟讯号为高电位时的时间。tcl与tch之和(tcl+tch)等于tck，或该时钟频率。
在操作时，如果需要存取记忆体阵列(读出或写入操作)，YCLK讯号只在芯片时钟下降边缘初始化。这样允许对YCLK讯号而言的DDR2时序为一整个周期宽。如果YCLK宽度等于Tcl+Tch，则自由运作的YCLK不能被使用，这是因为此情况在开始YCLK的地方没有数据的缘故。依照本发明较佳实施例的时钟产生器的时序和操作将在后文做更进一步讨论。
不论DDR1或DDR2，如果YCLK致动得够久以致于计时器终止，则计时器禁能YCLK。模式1-ΔtYCLK Δtimer，对于DDR1以及DDR2为真(true)。请参阅图5所示，讯号群组38以及40。
对DDR1来说，如果Δtimer＞tcl，则芯片时钟的下一个上升边缘禁能YCLK。模式2-ΔtYCLK tcl。请参阅图5所示，讯号群组42。
对DDR1来说，如果一读出或写入为致动，则YCLK在芯片时钟的每一个下降边缘初始化。请参阅图5所示，讯号群组40以及42。
对DDR2来说，如果Δtimer＞tcl+tch＝tck周期时间，则模式3-芯片时钟的下一个下降边缘禁能YCLK。请参阅图5所示，讯号群组44。
对DDR2来说，因为芯片时钟的下降边缘能够致能(初始化)或禁能YCLK，一旦YCLK因芯片时钟下降而初始化，此后它只能在每一个其它周期上初始化另一个YCLK。请参阅图4所示。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1、一种YCLK产生器，用以产生一内部时钟讯号，以存取集成电路记忆体中的感测放大器，其特征在于其包括一具有选择性地致能该内部时钟讯号功能的装置。
2、一种YCLK产生器，用以产生一内部时钟讯号，以存取集成电路记忆体中的感测放大器，其特征在于其包括一具有可根据三个不同操作模式以终止该内部时钟讯号功能的装置。
3、根据权利要求2所述的YCLK产生器，其特征在于其中第一个操作模式包括计时器模式。
4、根据权利要求2所述的YCLK产生器，其特征在于其中第二个操作模式包括DDR1模式。
5、根据权利要求2所述的集成电路装置，其特征在于其中第一个操作模式包括DDR2模式。
6、一种YCLK产生器，用以产生一内部时钟讯号，以存取集成电路记忆体中的感测放大器，其特征在于其包括：一在DDR1操作模式下，具有在主时钟的下一个上升边缘关掉该内部时钟讯号功能的装置，以及另一在DDR2操作模式下，具有在主时钟的下一个下降边缘关掉该内部时钟讯号功能的装置。
7、一种产生内部时钟讯号的方法，用以产生一内部时钟讯号，以存取集成电路记忆体中的感测放大器，其特征在于其包括：选择性地致能该内部时钟讯号。
8、一种产生内部时钟讯号的方法，用以产生一内部时钟讯号，以存取集成电路记忆体中的感测放大器，其特征在于其包括：根据三个不同操作模式以终止该内部时钟讯号。
9、根据权利要求8所述的产生内部时钟讯号的方法，其特征在于其中第一个操作模式包括根据计时器模式以终止该内部时钟讯号。
10、根据权利要求8所述的产生内部时钟讯号的方法，其特征在于其中第二个操作模式包括根据DDR1模式以终止该内部时钟讯号。
11、根据权利要求8所述的产生内部时钟讯号的方法，其特征在于其中第三个操作模式包括根据DDR2模式以终止该内部时钟讯号。
12、一种产生内部时钟讯号的方法，用以产生一内部时钟讯号，以存取集成电路记忆体中的感测放大器，其特征在于其包括：
在DDR1操作模式下，在主时钟下一个上升边缘关掉该内部时钟讯号，以及
在DDR2操作模式下，在主时钟下一个下降边缘关掉该内部时钟讯号。
13、一种YCLK产生器，用以产生一内部时钟讯号，以存取集成电路记忆体中的感测放大器，其特征在于其包括一电路系统(circuitry)，用以选择性地致能该内部时钟讯号。
14、根据权利要求13所述的YCLK产生器，其特征在于其更包括一输入，用以接收一芯片时钟讯号。
15、根据权利要求13所述的YCLK产生器，其特征在于其中用以选择性地致能该内部时钟讯号的该电路系统包括一YCLK周期交替电路。
16、根据权利要求13所述的YCLK产生器，其特征在于其中用以选择性地致能该内部时钟讯号的该电路系统包括一电路，用以回应读出/写入致动讯号。
17、根据权利要求13所述的YCLK产生器，其特征在于其中用以选择性地致能该内部时钟讯号的该电路系统包括一计时器控制电路。
18、根据权利要求13所述的YCLK产生器，其特征在于其更包括一输入，用以接收一电源上电(power up)讯号。
19、根据权利要求13所述的YCLK产生器，其特征在于其更包括一输入，用以接收一DDR1控制讯号。
20、根据权利要求13所述的YCLK产生器，其特征在于其更包括一输入，用以接收一DDR2控制讯号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100892647B1 (ko) * 2007-08-13 2009-04-09 주식회사 하이닉스반도체 반도체 메모리 장치의 클럭 생성 회로

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918663A (en) * 1987-09-16 1990-04-17 Motorola, Inc. Latch-up control for a CMOS memory with a pumped well
US5276649A (en) * 1989-03-16 1994-01-04 Mitsubishi Denki Kabushiki Kaisha Dynamic-type semiconductor memory device having staggered activation of column groups
US5327394A (en) * 1992-02-04 1994-07-05 Micron Technology, Inc. Timing and control circuit for a static RAM responsive to an address transition pulse
US5337285A (en) * 1993-05-21 1994-08-09 Rambus, Inc. Method and apparatus for power control in devices
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
JPH07169276A (ja) * 1993-12-13 1995-07-04 Toshiba Corp 同期型メモリ
JP3893167B2 (ja) * 1996-04-26 2007-03-14 株式会社ルネサステクノロジ 同期型半導体記憶装置
JPH11126483A (ja) * 1997-10-20 1999-05-11 Fujitsu Ltd 省電力同期回路及びそれを有する半導体記憶装置
KR100274602B1 (ko) * 1997-11-20 2000-12-15 윤종용 동기형 메모리 장치
US6128213A (en) * 1997-12-12 2000-10-03 Lg Semicon Co., Ltd. Nonvolatile ferroelectric memory and a method of manufacturing the same
KR100278653B1 (ko) * 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
JP3699839B2 (ja) * 1998-11-30 2005-09-28 松下電器産業株式会社 半導体記憶装置
KR100297726B1 (ko) * 1999-04-29 2001-09-26 윤종용 기입 인터럽트 기입 기능을 갖는 동기식 디램반도체 장치
JP3535788B2 (ja) * 1999-12-27 2004-06-07 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6603817B1 (en) * 2000-03-21 2003-08-05 Mitsubisihi Denki Kabushiki Kaisha Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal
JP2001307499A (ja) * 2000-04-24 2001-11-02 Nec Corp 半導体記憶装置
US6278654B1 (en) * 2000-06-30 2001-08-21 Micron Technology, Inc. Active terminate command in synchronous flash memory
US6477108B2 (en) * 2000-09-01 2002-11-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including memory with reduced current consumption
KR100416623B1 (ko) * 2002-05-03 2004-02-05 삼성전자주식회사 프로세스 트랙킹 회로를 구비하는 감지증폭기 인에이블신호 발생회로 및 이를 구비하는 반도체 메모리장치
JP4278937B2 (ja) * 2002-09-05 2009-06-17 Ｏｋｉセミコンダクタ株式会社 アドレス選択回路および半導体記憶装置
KR100682182B1 (ko) * 2004-04-12 2007-02-12 주식회사 하이닉스반도체 내부 클럭 더블러 및 이를 포함한 반도체 메모리 장치 및그의 데이터 출력방법
US6958943B1 (en) * 2004-05-12 2005-10-25 International Business Machines Corporation Programmable sense amplifier timing generator

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