CN1670596A - 半导体芯片的结构和利用其的显示设备 - Google Patents

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Abstract

提供了一种半导体芯片的结构，能够缩小半导体芯片的宽度，和一种利用其的缩小的显示设备。在设置的半导体芯片的结构中，其中将半导体芯片安装在玻璃衬底上并且沿着连续方向延伸半导体芯片的多个电源线(第一布线和第二布线)，以便形成，半导体芯片的结构包括通过重叠形成的具有不同电势的电源线。与在布线的重叠区域处形成电容并单独形成布线不同，可以实现宽度缩小的布线。

Description

半导体芯片的结构和利用其的显示设备
技术领域
本发明涉及一种半导体芯片的安装对象和利用其的显示设备，具体地，涉及半导体芯片的面积减小。
背景技术
近年来，具有液晶和有机电致发光等的显示设备用作各种领域中的薄而轻便的显示器，例如笔记本电脑和移动电话。为了提供厚度、面积和重量的进一步减小，需要较窄的框架(frame)(或边框(trim))；即需要缩小除显示屏幕以外的面积。
在显示设备的框架单元中，安装了半导体芯片，用于驱动显示单元的象素。将半导体芯片安装在显示设备的框架单元上，例如通过TAB(带式自动键合)和COG(玻板基芯片)方法。按照任何方法，缩小框架并减小重量，以减小半导体芯片的面积，尤其是缩小半导体芯片的宽度，都是有效的。具体地，按照COG方法，直接利用例如各向异性导电膜(ACF)的导电粘合剂将半导体芯片的突出电极(突起)和显示设备中的衬底的框架单元相连。结果，半导体芯片的宽度直接影响了显示设备框架的缩小。此外，在安装在该显示设备的半导体芯片的外围上设置了电容器，用于根据需要平滑和增压(pressureup)DC-DC转换器。使这种电容器的覆盖区(或安装区域)更小也导致显示设备的框架的缩小。
这里，以下引用了两种传统技术作为缩小显示设备的框架的方法。第一传统技术是电容器的配置方式的实例(专利文献1)，第二传统技术是半导体芯片的形成方式的实例(专利文献2)。
在其中将半导体芯片安装在框架部分的液晶显示设备中，第一传统技术通过在其中设置多个平滑电容器或增压电容器作为电容器阵列来以较低的成本获取具有较小尺寸的液晶显示设备。
另一方面，在第二传统技术中，用于驱动显示设备的半导体芯片作为与屏幕具有近似相同长度的玻璃衬底，配置其上的驱动电路，并连接用于显示的玻璃衬底，由此减小了用于显示的玻璃衬底中的布线的经由区域。因此，实现了驱动电路安装部分的面积减小。
专利文献1：日本待审公开专利申请No.2002-169176(第3页，图1)
专利文献2：日本待审公开专利申请No.2000-214477(第3页，图1)
然而，在第一传统技术中，不可改变的是，仍然安装了电容器芯片，且即使作为电容器阵列，仍不能较大地减小覆盖区。
另一方面，在第二传统技术中，通过使用驱动电路玻璃衬底，减小了布线的经由区域。尽管作为整体能够使框架缩小，当驱动电路玻璃衬底的尺寸长于通用的硅芯片之一时，根据需要设置了电容器芯片，用于使布线的电压降的影响最小。
发明内容
考虑到这些问题设想了本发明的目的。主要目的是，在半导体芯片的结构中，使设置在半导体芯片的外围的电容器的数目最小，还提供了一种能够缩小半导体芯片的宽度的半导体芯片的结构，然后，提供了一种通过利用其缩小了框架的显示设备。
为了实现上述目的，根据本发明的半导体芯片的结构包括：具有半导体电路的半导体芯片；以及电势不同的电源线对，用于将电压提供给半导体电路，其中电源线对跨过电介质面对，作为电极板，由此通过电源线和电介质配置了电容器。使用在电源线对之间电绝缘的绝缘层，作为电介质。
按照伸长的平面形状和整个区域面对来形成电源线对。或者延长电源线对中的部分面对区域，以增加电容。另外，电源线对中只有具有较窄宽度的分支跨过电介质面对(confronted)。可以沿着电源线的纵向方向来设置多个具有较窄宽度的分支。
移位电源线对并把其设置在形成于另一侧上的端子串(string ofterminals)上，与其中形成了半导体电路的输出端子串的半导体芯片相反。电源线对可以形成在半导体芯片的内部或形成在与半导体芯片不同的衬底上。此外，优选使用其中半导体芯片形成在玻璃衬底上的结构，作为半导体芯片。
可以将根据本发明的半导体芯片的结构应用于显示设备中。该显示设备包括：具有矩阵形状的多个显示象素的显示单元；半导体芯片，具有用于驱动显示单元的显示象素的半导体电路；电势不同的电源线对，用于向半导体电路施加电压；以及电容器，其中电源线对跨过电介质面对，作为电极板，由此通过电源线和电介质来配置电容器。
如上所述，根据本发明，通过利用电势不同的电源线配置了电容器，所述电源线对用于向半导体芯片的半导体电路施加电压。结果，不需要与之前相同地设置电源线和独立的电容器；即，能够使其上安装了根据本发明的半导体芯片的结构的对应设备的尺寸最小。
此外，由于的电源线对相互面对，作为电极板，这些电源线之间的电容与电源线的重叠区域成比例的增加，因此按照相对较大的面积将半导体芯片应用到玻璃衬底上可以充分重叠电源线，由此效果明显。
此外，由电源线对具有电容部分，能够抑制电源线的电压下降，由此与没有电容部分的电源线相比，能够使电源线的布线宽度缩小。这有利于元件尺寸的小型化。
此外，当电源线的电容不足时，如果电源线对的面对区域(重叠区域)增大，则能够增大电容。当在独立于半导体芯片的衬底上形成电源线时，该方法比当电源线包括在半导体芯片的内部更为有利。
电源线对将电压施加到半导体芯片的半导体电路上。因此，其整个长度变长并且因此布线电阻变大是不可避免的。由此，取决于纵向方向，引起了电压的变化。本发明使得只有设置在电源线对中的具有较窄宽度的分支跨过电介质彼此面对。通过沿着电源线的纵向方向设置具有较窄宽度的多个分支，能够抑制电压的变化。
此外，根据本发明的半导体芯片的结构能够通过将其应用于电源线对的电容器来使其尺寸最小。结果，结果，当将该半导体芯片的结构应用于显示设备时，能够有利于显示设备的小型化。
附图说明
图1是根据本发明第一实施例的液晶显示设备的平面图；
图2是根据本发明第一实施例的用于驱动扫描线的半导体芯片的平面图；
图3是根据本发明第一实施例的用于驱动扫描线的半导体芯片的截面图；
图4是根据本发明第一实施例的用于驱动信号线的半导体芯片的平面图；
图5是根据本发明第一实施例的用于驱动扫描线的半导体芯片内部的另一种布线配置的实例；
图6是根据本发明第二实施例的用于驱动扫描线的半导体芯片的平面图；
图7是根据本发明第二实施例的用于驱动扫描线的半导体芯片的另一种布线配置的实例；
图8是根据本发明第三实施例的用于驱动扫描线的半导体芯片的平面图；
图9是根据本发明第三实施例的用于驱动扫描线的半导体芯片的截面图；
图10是根据本发明第四实施例的液晶显示设备的平面图；
图11是根据本发明第四实施例的用于驱动扫描线的半导体芯片的平面图；
图12是根据本发明第四实施例的用于驱动扫描线的半导体芯片的截面图；
图13是示出了根据本发明第四实施例的用于驱动扫描线的半导体芯片内部的另一种布线配置的实例的截面图；
图14是根据本发明第五实施例的具有其中半导体芯片设置在柔性衬底上的配置的液晶显示设备的平面图；
图15是根据本发明第十四实施例的用于驱动信号线的半导体芯片的平面图；
图16是根据本发明第五实施例的具有其中半导体芯片设置在柔性衬底上的配置的液晶显示设备的另一个实例的平面图；
图17是根据本发明第十六实施例的用于驱动扫描线的半导体芯片的平面图；
图18是根据本发明第五实施例的具有其中半导体芯片设置在印刷电路板上的配置的液晶显示设备的平面图；以及
图19是根据本发明第十八实施例的用于驱动信号线的半导体芯片的平面图。
具体实施方式
关于本发明的第一实施例，将图1所示的液晶显示设备的平面图、图2和图4中的半导体芯片的结构和图3中的半导体芯片的截面图和液晶显示设备作为实例进行说明。
图1的液晶显示设备包括第一衬底1和透明的第二衬底2。两个衬底1和2跨过其之间的液晶层(未示出)面对，并且利用密封材料将其接合在一起。作为第一衬底1和透明的第二衬底2，大多数使用玻璃衬底。当然，只要能够实现液晶显示设备，可以是塑料衬底等。在图1中，与透明的第二衬底2相比，第一衬底1的配置在右下侧突出。该突出部分是通过ACF安装半导体芯片的3和4的框架部分。尽管随后将讨论半导体芯片3和4的详细说明，也安装了用于驱动液晶的电路等。另外，在第一衬底1上安装了用于输入驱动液晶显示设备的信号的柔性布线衬底5。将来自柔性布线衬底5的信号(未示出)通过设置在第一衬底1上的布线被发送到半导体芯片3和4。
利用虚线示出的区域指示了显示单元11。显示单元11至少包括：在第一衬底1上彼此交叉的多个扫描线12和多个信号线13；以及在扫描线12和信号线13的交叉点上形成并设置为矩阵形状的多个象素(未示出)，其中配置透明的第二衬底2，以便至少包括透明电极。通过薄膜晶体管(TFT)，对于矩阵形状的象素阵列单元上的多个扫描线12和多个信号线13的每一个交叉，设置多个象素。然后，将用于驱动执行输出到多个扫描线12的信号控制的扫描线的半导体芯片3和用于驱动执行输出到多个信号线13的信号控制的信号线的半导体芯片4分别与扫描线12和信号线13相连，由此驱动显示单元11的象素。
图2是从纸面看过去图1所示的半导体芯片3的平面图。半导体芯片具有其中驱动电路(由交替的长短虚线指示的半导体电路)D以伸长的形状形成在玻璃衬底上的配置。将该半导体芯片3面朝下(face-down)安装在第一衬底1上，因此，如图2所示，在半导体芯片3的第一衬底1的安装平面侧设置了驱动电路D的输出端子21和连接端子22。输出端子21和连接端子22是突出电极。在图中，平行于显示单元11的一侧(这里指左侧)设置输出端子21，其沿着半导体芯片3的连续方向延伸。此外，每一个输出端子21分别与扫描线12相连。此外，平行于存在半导体芯片3的输出端子21的相反侧(这里指右侧)设置连接端子22。此外，在半导体芯片3的其余侧设置连接端子22。在这些连接端子22中，连接了用于驱动半导体芯片3的控制线·电源线14。控制线·电源线14形成在第一衬底1上。此外，电源线14与其电势不同并且与电源线14相连的第一布线25和第二布线26沿着纵向方向形成在半导体芯片3中。按照伸长形状形成作为电极板的第一布线25和第二布线26，整个区域跨过电介质面对。由此，通过第一布线25、第二布线26和电介质配置了电容器。作为上述的电介质，使用在两个布线25和26之间电绝缘的绝缘层。
图3是包括图2所示的半导体芯片3中的第一布线25、第二布线26和控制线·电源线14的截面图。按照半导体电路层23、绝缘膜24、作为第一布线层的第一布线25、绝缘膜24、作为第二布线层的第二布线26和连接端子22以及处于多层的绝缘膜24的顺序来形成半导体芯片3。通过氮化硅等形成绝缘膜24。通过在绝缘层24上的任选点上设置的触点将半导体电路层23和第一布线层与第二布线层之间相连。在第二布线层没有覆盖绝缘膜24的部分，通过非电解镀层等，以拱顶形状(dome shape)形成连接端子22。此外，还按照相同的工艺形成输出端子21。通过控制线·电源线14，在第一衬底1上将该拱形连接端子22直接或电连接电分散在树脂内部的导电部分(未示出)。
利用单个或多个连接端子22将第一布线25和第二布线26相连。在图3中，第二布线26与连接端子22相连。第一布线25也与未示出的另一个连接端子22相连。
图4是从纸面看过去图1所示的半导体芯片4的平面图。与图2相似，在图4所示的半导体芯片4的第一衬底1的安装平面侧处设置了驱动电路D的输出端子21和连接端子22是突出电极。在图4中，平行于显示单元11的一侧(这里指上侧)设置输出端子21，其沿着半导体芯片4的连续方向延伸，并且每一个输出端子21分别与信号线13相连。此外，平行于存在半导体芯片4的输出端子21的相反侧(这里指下侧)和半导体芯片4的其余侧设置部分连接端子22，然后将其与用于驱动半导体芯片3的控制线·电源线14相连。与图3所示的半导体芯片3的连接的不同之处在于：从连接端子22延伸并设置在图4的下侧的控制线·电源线14与设置在柔性布线衬底5的柔性布线相连。柔性布线衬底5的柔性布线将控制信号·电压提供给控制线·电源线14。
接下来，将说明本发明实施例的操作和效果。
如图1所示，设置了该实施例所示的半导体芯片3和4，分别与扫描线12和信号线13相对应，以便分别用于驱动扫描线和用于驱动信号线。较长侧的长度近似于显示设备中显示单元11的每一侧之一。由于输出端子21的间距靠近扫描线12和信号线13之一，用于从半导体芯片3和4的输出端子21连接每一个扫描线12和信号线13的经由布线的面积变小。因此，优选的，使这些间距尽可能地靠近。此外，考虑到每一片获取的数目和成本，希望具有这种较大面积的半导体芯片3和4是从玻璃衬底形成的驱动电路芯片。因此，由于需要在连续方向上延伸布线，本发明的效果更为明显。
在图2的半导体芯片3的内部，实质上贯穿整个芯片形成了驱动电路D，以便使芯片的宽度最小。此外，由于用于激活驱动电路D的电源电压来自电源，其电压降变得更大。因此，有必要使布线变细，以使按照相同材料的每单位长度的电阻值更低。因此，作为具有不同电势的电源线，使用了第一布线25和第二布线26。由于通过重叠在平面中配置了第一布线25和第二布线26，在第一布线25和第二布线26之间形成了电容。在本实施例所示的半导体芯片3和4中，第一布线25和第二布线26沿着连续方向延伸。电源线之间的电容与重叠区域成比例，因此可以获得较大的电容。当在电源线时间形成电容时，与没有形成电容相比，由到负载的电流流动引起的瞬时电压降变得更小。
此外，作为增大电源线的重叠区域的方法，提出了如图5所示的第一布线25和第二布线26的配置。在图5中，通过半导体芯片3的下侧的控制线·电源线14，将电压施加到第一布线25和第二布线26。结果，通过在半导体芯片3的上侧形成来自第一布线25和第二布线26的较大重叠区域，提出了一种配置，以使能够更多地抑制电源线的较远边缘处的电压降。
当与用于扫描线的半导体芯片3中电流消耗量的相比时，在图4的半导体芯片4中，电流消耗量更大，因此，与半导体芯片4相邻地设置了与低电阻布线相对应的柔性布线。利用该配置，通过在半导体芯片4的内部的电源线之间形成电容，能够减小半导体芯片4内部的电压降。由此能够获得本发明的效果。
如上所述，通过有意地重叠来形成电势不同的电源线，使得在电源线之间形成电容。这些电源线的电容与电源线的重叠面积成比例地变大。因此，通过将上述驱动电路应用于其中半导体芯片具有相对较大面积的玻璃衬底上，能够提供电源线的实质重叠。因此，效果很好。当于单独设置的情况相比时，可以使电源线的布线宽度更窄。
通过上述效果，能够获得宽度窄于半导体芯片的配置，并提供了具有较窄框架的显示设备。
注意，在本实施例中，尽管提供了配置，以使在用于驱动扫描线的半导体芯片3和用于驱动信号线的半导体芯片4上均按照平面重叠了电源线，当然，可以将其应用到其它。
参考附图，详细说明本发明的第二实施例。图6示出了用于驱动扫描线的半导体芯片3中的配置的平面图。注意，具有该半导体芯片3的结构的液晶显示设备的配置于第一实施例的图1的相同。
与第一实施例的图2中用于驱动扫描线的半导体芯片3的不同之处在于：在第一布线25和第二布线26的连续方向上延伸的布线不重叠。相反，提供了在从每一个布线延伸的多个分支25a和26a中的区域重叠的配置。将具有不同电势的电源线分配到第一布线25和第二布线26中的每一个。沿着电源线的布线25和26的纵向方向设置重叠的多个分支25a和26a。按照这种方式，在部分布线在平面中重叠的配置下，也能够获得本发明的效果。
此外，考虑到沿着第一布线25和第二布线26的连续方向延伸的布线不重叠，能够在相同的工艺层上形成这些布线。在图7中，示出了特定的布线配置。在相同的工艺层中形成沿着第一布线25和第二布线26的连续方向延伸的图7中的布线。配置从每一个布线延伸的分支25a和26a的区域，以便在形成第一布线25和第二布线26的相同工艺层上形成的布线和半导体电路层的布线(例如，具体是按照与薄膜晶体管的栅极线相同的工艺制成的布线)在平面上重叠。随后，在图7中，由于在第二布线26和半导体电路层的布线28之间存在绝缘层，通过在绝缘层处设置触点来电连接每一个布线。
按照这种方式，只有具有分支形式的布线成为另一个布线层，使用半导体电路层的布线可以获得本发明的效果，无需在作为布线层的半导体电路层上具有两个层。
尽管在图7的配置中只将半导体电路层的布线28与第二布线26相连，并不局限于此，可以按照嵌套(nested)状态将半导体电路层的布线28与在第一布线25的工艺层形成的布线相连。
从以上配置可以看出，通过变细半导体芯片的布线，可以提供能够缩小半导体芯片的宽度的结构。此外，根据该效果，可以提供具有较窄框架的显示设备。
参考附图，详细说明本发明的第三实施例。图8示出了用于驱动扫描线的半导体芯片3中的结构的平面图。此外，图9示出了图8的半导体芯片3中右侧部分的截面图。注意，具有该半导体芯片3的结构的液晶显示设备的配置于第一实施例的图1的相同。
与第一实施例的图2中用于驱动扫描线的半导体芯片3的不同之处在于：连接端子22的至少一部分平行于半导体芯片3的连续方向，并且通过重叠设置了第二布线26。另外，通过重叠设置了第一布线25和第二布线26。其它的配置和操作与第一实施例的相同。
如图9所示，通过利用其中形成了连接端子22、伪(dummy)突起作为第二布线26的布线，并通过重叠设置该第二布线26和第一布线25，能够重叠伪突起和布线的区域。
从以上配置可以看出，通过变细半导体芯片的布线，可以提供能够缩小半导体芯片的宽度的结构。此外，根据该效果，可以提供具有较窄框架的显示设备。
参考附图，详细说明本发明的第四实施例。图10示出了本发明第三实施例的液晶显示设备的平面图。图11指示了图10所示的用于驱动扫描线的半导体芯片3和第一衬底1上的布线的结构的平面图。此外，图12示出了图11的半导体芯片3中右侧部分的截面图。
直到第三实施例，通过在用于驱动扫描线的半导体芯片3或用于驱动信号线的半导体芯片4或二者上平面地重叠来设置具有不同电势的电源线。相反，本实施例的显著不同在于：通过在平面上重叠，在第一衬底1上设置具有不同电势的电源线。该结构相当大的不同在于：通过在平面上重叠，在较长侧附近，将第一布线16和第二布线17设置在半导体芯片3的第一衬底1上。其它的配置和操作与第一实施例的相同。
参见图12中的第一衬底1的右侧部分和半导体芯片3，在第一衬底1中，当形成了第一布线16之后，整体地设置绝缘膜24，然后，在必要位置设置第一触点。随后，在设置了第二步线17和另一个绝缘膜24之后，设置第二触点。这里，通过与第二布线17相同的工艺来形成在第二实施例中提供的伪布线15。在图12中，作为电源线，设置在伪布线15的右侧的第一布线16和第二布线17具有彼此不同的电势。
第一布线16和第二布线17用作半导体芯片3的电源线。结果，需要在适当的位置处与连接端子22相连，从而与半导体芯片3相连。作为连接的方法，例如，可以考虑直到第二实施例，通过用作伪布线15的布线将半导体芯片3相连，或考虑在其它位置处与连接端子22相连。
在图10到图12所示的液晶显示设备和半导体芯片的配置中，在不与半导体芯片3平面重叠的位置设置第一布线16和第二布线17。然而，可以在平面上的重叠位置设置。图13示出了通过重叠在第一衬底1上设置的具有不同电势的电源线的实例，通过重叠将其与半导体芯片3设置在一起。与图12的不同仅在于作为电源线的第一布线16和第二布线17的位置。这种配置使液晶显示设备能够具有较窄的框架。
在该实施例中，尽管通过在平面上重叠将具有不同电势的电源线设置在第一衬底上，直到第三实施例，还可以通过在半导体芯片内部在平面上重叠，设置具有不同电势的电源线。
从以上配置可以看出，通过变细半导体芯片的布线，可以提供能够缩小半导体芯片的宽度的结构。此外，根据该效果，可以提供具有较窄框架的显示设备。
直到第四实施例，已经主要说明了其中将半导体芯片安装在玻璃衬底上的实施例。在第五实施例中，说明了另一种安装形式，具体是在柔性布线衬底和印刷电路板上设置的形式。即使将上述半导体芯片安装在除玻璃衬底以外，可以获得本发明的效果。
图14是本发明的第五实施例的液晶显示设备的平面图。图15示出了图14所示的用于驱动信号线的半导体芯片4的结构和布线结构的实例的平面图。
与第一实施例的图1和图4的不同之处在于将柔性布线衬底分为两个。随后，通过与用于驱动信号线的半导体芯片4重叠来设置柔性衬底5B，并将其设置在用于驱动信号线的半导体芯片4和第一衬底1之间。其它点与第一实施例的相同。
通过柔性布线衬底5B的布线将第一衬底1上的信号线13和控制线·电源线14以及半导体芯片4相连。即，通过设置在柔性布线衬底5B的第一衬底1侧的背面连接(back connecting)端子(未示出)，将第一衬底1上的信号线13电连接。该背面连接端子与设置在柔性布线衬底5B内部的半导体芯片4的平面上的前面连接(front connecting)端子相连。然后，该前面连接端子与半导体芯片4的输出端子21电连接。控制线·电源线14和连接端子22之间的连接按照相同的方式。另一方面，尽管未示出，直接连接了柔性布线衬底5B的布线和连接端子22。这能够通过在柔性布线衬底的5B上安装半导体芯片4来实现。这指示了直到第三实施例，利用柔性布线衬底来代替第一衬底。如上述配置所示，通过重叠到半导体芯片4上来设置第一布线25和第二布线26，由此实现了本发明的效果。
在图14的配置中，尽管通过重叠到第一衬底1上来设置用于驱动信号线的半导体芯片4，如图16所示，可以连接具有宽度大于框架部分和第一衬底1的柔性布线衬底5，以便在第一衬底1的框架部分的其它区域中设置用于驱动信号线的半导体芯片4。在这种情况下，在图16中，为了连接设置在柔性布线衬底1上的信号线13和控制线·电源线14，在如图17所示的柔性布线衬底5上设置柔性布线32，然后，分别将其用于连接输出端子21和信号线13以及连接连接端子21和控制线·电源线14。即使具有上述结构，也能够实现本发明的效果。
图18和19中示出了将图16的柔性布线衬底的配置应用到印刷电路板时的实例。图18和图16的液晶显示设备的不同之处在于：印刷电路板6代替了图16中的柔性布线衬底5；印刷电路板的布线34代替了柔性布线32；以及通过另一个柔性布线衬底5C来执行印刷电路板6和第一衬底1之间的连接。在图19的半导体芯片的平面图中，已经根据上述不同之处修改了图17的配置。其它配置与图16和图17的相同。因此，即使通过将用于驱动信号线的半导体芯片5安装在印刷电路板6上，显然实现了本发明的效果。尽管将印刷电路板应用到这些实例中。即使利用玻璃衬底仍然能够实现本发明的效果。
从以上配置可以看出，通过变细半导体芯片的布线，可以提供能够缩小半导体芯片的宽度的结构。此外，根据该效果，可以提供具有较窄框架的显示设备。
尽管已经说明了本发明的一些实施例，当然，允许进行结合以便在可能的范围内根据这些实施例中的每一个配置进行配置。关于本发明的每一个实施例，作为实例，一些解释了用于驱动扫描线的半导体芯片3或用于驱动信号线的半导体芯片4。然而，并不局限于此。对于其中每一个，本发明能够应用到用于驱动扫描线的半导体芯片、用于驱动信号线的半导体芯片和半导体芯片。另外，在本发明的实施例中，已经作为实例解释了液晶显示设备，并不局限于此，只要显示设备具有将驱动半导体电路设置在显示设备的每一侧的配置，就可以应用本发明，例如使用有机EL的显示设备。

Claims (11)

1、一种半导体芯片的结构，包括：
包括半导体电路的半导体芯片；以及
电势不同的电源线对，用于将电压提供给半导体电路，其中
电源线对跨过电介质面对，作为电极板，并通过电源线和电介质来配置电容器。
2、根据权利要求1所述的半导体芯片的结构，其特征在于电介质是在电源线对之间电绝缘的绝缘层。
3、根据权利要求1所述的半导体芯片的结构，其特征在于按照伸长的平面形状来形成电源线对并且个区域面对。
4、根据权利要求1所述的半导体芯片的结构，其特征在于延长电源线对中的部分面对区域，以增加电容。
5、根据权利要求1所述的半导体芯片的结构，其特征在于电源线对中只有具有较窄宽度的分支跨过电介质面对。
6、根据权利要求5所述的半导体芯片的结构，其特征在于沿着电源线的纵向方向设置多个具有较窄宽度的分支。
7、根据权利要求1所述的半导体芯片的结构，其特征在于移位电源线对，并将其设置在形成于另一侧上的端子串上，与其中形成了半导体电路的输出端子串的半导体芯片相反。
8、根据权利要求1所述的半导体芯片的结构，其特征在于电源线对形成在半导体芯片的内部。
9、根据权利要求1所述的半导体芯片的结构，其特征在于电源线对形成在与半导体芯片独立的衬底上。
10、根据权利要求1所述的半导体芯片的结构，其特征在于半导体芯片具有在玻璃衬底上形成的半导体电路的结构。
11、一种显示设备，包括：
包括矩阵形状的多个显示象素的显示单元；
半导体芯片，包括用于驱动显示屏的显示象素的半导体电路；以及
电势不同的电源线对，用于向半导体电路施加电压；其中
电源线对跨过电介质面对，作为电极板，并通过电源线和电介质来配置电容器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101873442A (zh) * 2009-04-24 2010-10-27 索尼公司 固态摄像器件、摄像装置以及驱动该固态摄像器件的方法
CN101996988B (zh) * 2009-08-20 2013-02-27 精材科技股份有限公司 电子装置及其制造方法
WO2015096420A1 (zh) * 2013-12-26 2015-07-02 京东方科技集团股份有限公司 一种显示面板及显示面板制备方法
WO2017041437A1 (zh) * 2015-09-10 2017-03-16 京东方科技集团股份有限公司 显示驱动方法、显示驱动装置和显示装置
CN108648614A (zh) * 2018-03-15 2018-10-12 友达光电股份有限公司 电子装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755975B1 (ko) * 2006-08-23 2007-09-06 삼성전자주식회사 휴대 단말기의 정보 표시방법
JP4585564B2 (ja) * 2007-12-13 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置
KR101879831B1 (ko) * 2012-03-21 2018-07-20 삼성디스플레이 주식회사 플렉시블 표시 장치, 유기 발광 표시 장치 및 플렉시블 표시 장치용 원장 기판
JP2015070086A (ja) * 2013-09-27 2015-04-13 シナプティクス・ディスプレイ・デバイス株式会社 集積回路モジュール及び表示モジュール
KR20170065713A (ko) * 2015-12-03 2017-06-14 삼성디스플레이 주식회사 표시 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610414A (en) * 1993-07-28 1997-03-11 Sharp Kabushiki Kaisha Semiconductor device
JPH10153795A (ja) * 1996-11-26 1998-06-09 Matsushita Electric Ind Co Ltd 液晶表示装置
JP4401461B2 (ja) * 1999-01-20 2010-01-20 三菱電機株式会社 液晶表示装置及びその製造方法
JP2002169176A (ja) * 2000-12-04 2002-06-14 Rohm Co Ltd 液晶表示装置の構造
TW538294B (en) * 2000-12-04 2003-06-21 Rohm Co Ltd Liquid crystal display

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101873442A (zh) * 2009-04-24 2010-10-27 索尼公司 固态摄像器件、摄像装置以及驱动该固态摄像器件的方法
CN101873442B (zh) * 2009-04-24 2012-10-31 索尼公司 固态摄像器件、摄像装置以及驱动该固态摄像器件的方法
CN101996988B (zh) * 2009-08-20 2013-02-27 精材科技股份有限公司 电子装置及其制造方法
WO2015096420A1 (zh) * 2013-12-26 2015-07-02 京东方科技集团股份有限公司 一种显示面板及显示面板制备方法
WO2017041437A1 (zh) * 2015-09-10 2017-03-16 京东方科技集团股份有限公司 显示驱动方法、显示驱动装置和显示装置
US10096280B2 (en) 2015-09-10 2018-10-09 Boe Technology Group Co., Ltd. Display driving method, display driving device and display device
CN108648614A (zh) * 2018-03-15 2018-10-12 友达光电股份有限公司 电子装置

Also Published As

Publication number Publication date
CN100464236C (zh) 2009-02-25
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JP2005268282A (ja) 2005-09-29

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