CN101996988B - 电子装置及其制造方法 - Google Patents
电子装置及其制造方法 Download PDFInfo
- Publication number
- CN101996988B CN101996988B CN 200910166544 CN200910166544A CN101996988B CN 101996988 B CN101996988 B CN 101996988B CN 200910166544 CN200910166544 CN 200910166544 CN 200910166544 A CN200910166544 A CN 200910166544A CN 101996988 B CN101996988 B CN 101996988B
- Authority
- CN
- China
- Prior art keywords
- conductive layer
- electronic installation
- opening
- layer
- installation according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
本发明提供一种电子装置及其制造方法,该电子装置包括:玻璃基底;图案化半导体基底,具有至少一开口,设置于玻璃基底上;及至少一无源元件,具有第一导电层及第二导电层,其中第一导电层位于图案化半导体基底与玻璃基底之间。本发明可提高电容值密度及品质因数,且可使电容和电感区域扁平化。
Description
技术领域
本发明有关于一种电子装置,特别有关于一种电感及/或电容的无源元件及其制造方法。
背景技术
一般而言,在晶片的有源元件周围会设置一些无源元件,例如电阻器、电容器或电感器等,以储存或释放电路中的电能来调节电流的稳定性。电容器由两个电极以及两个电极之间的介电层所组成,而电感器则通常为螺旋状的电感器。
传统的电容器与电感器也可以在晶片封装的印刷电路板(PCB)上制作,其通常使用高分子作为电容器的介电层材料,使得电容器达到较高的品质因数,然而其电容值密度却因此而降低。虽然可以使用高介电常数(high K)的高分子作为介电层材料来提高电容值密度,但是高介电常数的高分子材料成本较高,而且在制程上的操作较不容易。
因此,业界亟需一种具有新颖结构的电子装置,以达到较高的电容值密度及/或较高的品质因数。
发明内容
本发明提供一种电子装置,其包括:玻璃基底;图案化半导体基底,具有至少一开口,设置于玻璃基底上;及至少一无源元件,具有第一导电层及第二导电层,其中第一导电层位于图案化半导体基底与玻璃基底之间。
本发明所述的电子装置,该第二导电层位于该开口内。
本发明所述的电子装置,该无源元件为一电感,该第一导电层与该第二导电层电性连接。
本发明所述的电子装置,该无源元件为一电容,其包括一介电层,该介电层位于该图案化半导体基底与该玻璃基底之间,且与该第一导电层及该第二导电层形成三明治结构。
本发明所述的电子装置,该至少一无源元件包括一电容及一电感,且该图案化半导体基底包括一对应该电容的第一开口及一对应该电感的第二开口,其中该第二导电层位于该第一开口及该第二开口内。
本发明所述的电子装置,该第二导电层于对应该电感的该第二开口内与该第一导电层电性连接。
本发明所述的电子装置,该电容包括一介电层,该介电层位于该图案化半导体基底与该玻璃基底之间。
本发明所述的电子装置,该第二导电层于对应该电容的该第一开口内与该第一导电层及该介电层形成三明治结构。
本发明所述的电子装置,该第二开口小于该第一开口。
本发明所述的电子装置,该第二导电层填满或顺应性形成于该第二开口内。
本发明所述的电子装置,该第二导电层顺应性形成于对应该电容的该第一开口内。
本发明所述的电子装置,该介电层为一平坦化层。
本发明所述的电子装置,该电容及该电感的该第一导电层共平面,且该电容及该电感的该第二导电层共平面。
本发明所述的电子装置,还包括一粘着层以接合该图案化半导体基底及该玻璃基底。
本发明所述的电子装置,还包括一第一保护层,以隔离该第二导电层与该图案化半导体基底。
本发明所述的电子装置,还包括一第二保护层,以覆盖该第二导电层与该第一保护层。
本发明所述的电子装置,该第一保护层顺应性覆盖该图案化半导体基底。
本发明所述的电子装置,该第二保护层为一平坦化层。
本发明所述的电子装置,该第一保护层和该第二保护层的材料包括一感光性绝缘材料。
此外,本发明又提供一种电子装置的制造方法,包括:提供半导体基底,具有无源元件区;形成介电层于半导体基底上;形成多个下层开口于介电层内;形成第一导电层于介电层上及所述下层开口内;提供玻璃基底,将半导体基底与玻璃基底接合,使得介电层及第一导电层介于玻璃基底与半导体基底之间。
本发明所述的电子装置的制造方法,还包括:图案化该半导体基底,形成多个上层开口于半导体基底的无源元件区内,暴露出介电层及/或所述下层开口内的第一导电层;形成第一保护层于半导体基底上,以及所述上层开口的侧壁上;及形成第二导电层于第一保护层上及所述上层开口内,以与介电层及/或第一导电层接触。
本发明所述的电子装置的制造方法,该无源元件为一电感,该第一导电层与该第二导电层电性连接。
本发明所述的电子装置的制造方法,该第二导电层填满该上层开口或顺应性形成于该上层开口内。
本发明所述的电子装置的制造方法,该无源元件为一电容,其中该介电层、该第一导电层及该第二导电层形成三明治结构。
本发明所述的电子装置的制造方法,该第二导电层顺应性形成于该上层开口内。
本发明所述的电子装置的制造方法,于该半导体基底与该玻璃基底接合的步骤之后,还包括将该半导体基底薄化。
本发明所述的电子装置的制造方法,还包括形成一平坦化的第二保护层于该第二导电层上,且填满所述上层开口。
本发明所述的电子装置的制造方法,于该第二保护层形成之后,还包括将该玻璃基底薄化。
本发明所述的电子装置的制造方法,该第一保护层和该第二保护层的材料包括一感光性绝缘材料。
本发明可提高电容值密度及品质因数,且可使电容和电感区域扁平化。
附图说明
图1是显示依据本发明一实施例的电感器的平面示意图。
图2是显示依据本发明一实施例的电感-电容整合型无源元件的剖面示意图。
图3是显示依据本发明另一实施例的电感-电容整合型无源元件的剖面示意图。
图4A至图4K是显示依据本发明的一实施例,电感-电容整合型无源元件的制造方法的剖面示意图。
具体实施方式
为了让本发明的上述目的、特征及优点能更明显易懂,以下配合所附图式,作详细说明如下。
本实施例提供一种利用半导体基底及玻璃基底制作无源元件的电子装置及其制造方法,其可单独制作电感或是单独形成金属-绝缘-金属(metal-insulator-metal,简称MIM)电容器,本实施例也可制作含有此电容器的电感-电容整合型无源元件(inductor-capacitor integrated passive device,简称L-C IPD),因此以下实施例为方便说明起见而同时显示电感区和电容区,但其并不以同时制作为限。本实施例的结构可具有较高的电容值密度或较高的品质因数。而本实施例的电容器或电感器可利用硅晶圆和玻璃载体进行制作,因此可降低制造成本。
请参阅图2,其是显示依据本发明一实施例的无源元件的剖面示意图。在一实施例中,电感器的平面示意图如图1所示,其为螺旋状的电感器,此螺旋状可以是如图1所示的方形螺旋状,也可以是圆形螺旋状。沿着图1中的剖面线2-2’的电感器的剖面示意图如图2中的电感区100B所示,但是图2中的电感区100B仅绘出电感器中的第一导电层104b及第二导电层112c。
如图2所示,本实施例的电子装置揭露一玻璃基底100,及一图案化半导体基底108,例如是硅基底。其中图案化半导体基底108具有至少一上层开口,例如较大尺寸的开口124及较小尺寸的开口122,设置于玻璃基底上。至少一无源元件,如电容200A及/或电感200B,其组成包括第一导电层104a、104b及第二导电层112a、112c,其中第一导电层104a、104b位于半导体基底108与玻璃基底100之间。另配合无源元件的结构设计,第二导电层112a、112c可位于上层开口124和122内。
请再参阅图2,此无源元件于电感元件区100B内包括一电感200B,其中第一导电层104b与第二导电层112c电性连接。此外,此无源元件于电容元件区100A内包括一电容200A,其包括一介电层106a,位于半导体基底108与玻璃基底100之间,且与第一导电层104a及第二导电层112a形成三明治结构。
换言之,在电容-电感整合型结构的例子中,无源元件同时包括电容200A及电感200B,且半导体基底108包括一对应电容200A的第一开口124及一对应电感200B的第二开口122,其中第二导电层112a、112c分别位于第一开口124及第二开口122内。此时,第二导电层112c于对应电感的第二开口122内与第一导电层104b电性连接。相对而言,电容则包括一介电层106a,其位于半导体基底108与玻璃基底100之间。而第二导电层112a于对应电容的第一开口124内与第一导电层104a及介电层106a形成三明治结构。
在一实施例中,第二开口122小于第一开口124,其中第二导电层112a及112c则可顺应性形成于对应电容及电感的第一开口124、第二开口122内。其中由于介电层106a为一平坦化层,因此电容及电感的第一导电层104a、104b可共平面,且电容及电感的第二导电层112a、112c亦可同时共平面。而半导体基底及玻璃基底的接合则可借助于粘着层102,例如环氧树脂等。
此外,为了隔离第二导电层112a、112c与半导体基底108,本实施例还包括形成第一保护层110,以顺应性覆盖半导体基底。而在完成第二导电层112a、112c的制作后,可再覆盖一平坦化的第二保护层114,以覆盖第二导电层112a、112c与第一保护层110。上述第一保护层和第二保护层的材料可选择一感光性绝缘材料,例如光致抗蚀剂。
请参阅图3,本实施例的电子装置与上述结构的差异在于,亦可选择使第二导电层112c填满对应电感的第二开口122内。
此外,于电容区中由于第一导电层104a作为电容下电极层,因此可另形成一上层开口126,并于上层开口126内形成连通电容下电极层至外部的导电层112b。
详而言之,在本例中,玻璃基底100具有电容区100A及/或电感区100B,在玻璃基底100上方具有图案化半导体基底108,图案化半导体基底108具有下表面108a及上表面108b,于下表面108a上具有介电层106a,介电层106a的材料可以是氧化硅、氮化硅、氮氧化硅或前述的组合,其可以利用热氧化法或化学气相沉积法形成,介电层106a的厚度可约为至
在介电层106a中具有多个开口120a及/或开口120b,第一导电层104a、104b形成于介电层106a上及介电层106a的开口120a、120b内,因此第一导电层104a、104b位于半导体基底108与玻璃基底100之间。另可选择使用粘着层102,其用以接合半导体基底108和玻璃基底100,粘着层102的材料例如为环氧树脂(epoxyresin)等粘着材料。
在半导体基底108的上表面108b上形成有至少一开口,例如开口122,位于电感区100B内,这些开口122贯穿半导体基底108,暴露出开口120b内的第一导电层104b。另外,亦可在半导体基底108的上表面108b上形成开口124,其位于电容区100A内,暴露出介电层106a。而在一实施例中,可另形成开口126,以暴露出位于开口120a内的第一导电层104a。第二导电层112a、112b、112c和半导体基底108之间可由保护层110隔离,例如在半导体基底108的第二表面108b上,以及开口122、124和126的侧壁上覆盖有第一保护层110;接着,第二导电层112a、112b、112c形成于第一保护层110上,以及开口122、124和126的侧壁和底部上。然后,第二保护层114形成于第二导电层112a、112b、112c和第一保护层110上,且暴露出部分的第二导电层112a、112b、112c。在电容区100A的第一导电层104a、介电层106a以及第二导电层112a构成一电容器的三明治结构;而在电感区100B所构成的电感器,其第一导电层104b则形成如图1所示的电感绕线区,其两端点则通过第二导电层112c电性连接至外部电路,其中在一实施例中,电容器与电感器可经由串联或并联形成电感-电容整合型无源元件。此外,电容器与电感器的第一导电层和第二导电层分别位于同一平面中,因此可以充分达成扁平化的电子装置需求。
第一导电层104和第二导电层112的材料可以是低阻值(lowresistance)的金属层,例如金、银或铜等金属,其可以利用电镀或沉积的方式形成,然后再利用光刻的方式图案化,形成第一导电层104和第二导电层112的图案。
第一保护层110和第二保护层114的材料可以是感光性的绝缘材料,例如感光型的有机高分子材料,其成分可包含但不限于聚酰亚胺树脂(polyimide;PI)、苯环丁烯(butylcyclobutene;BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)等,且此感光型的有机高分子材料可以是利用涂布方式,例如旋转涂布(spincoating)、喷涂(spray coating)或淋幕涂布(curtain coating),或者是其它适合的沉积方式形成,然后再利用曝光显影的方式图案化,形成第一保护层110和第二保护层114的图案。
接着,请参阅图4A至图4K,其显示依据本发明的一实施例,具有无源元件的电子装置制造方法的剖面示意图。请参阅图4A,首先提供一半导体基底108,例如为硅晶圆,其次为形成介电层106,例如以热氧化法在半导体基底108的表面上形成平坦化的氧化硅106a、106b,或者也可以利用化学气相沉积法在半导体基底108的表面上形成氮化硅或氮氧化硅的介电层106。接着,如图4B所示,以光刻方式在介电层106a中形成至少一下层开口120,例如是位于电容区的开口120a及/或位于电感区的开口120b。
然后,如图4C所示,形成第一导电层104于介电层106a上及下层开口120内,例如以电镀或沉积方式形成金属层(未绘出)于介电层106a上以及开口120内,金属层例如为铜,其厚度可约为10μm,可先利用沉积法形成铜电镀的种子层(seed layer),然后再镀上铜金属层,接着,以光刻方式将金属层图案化,形成图案化的第一导电层104a于电容区的开口120a内及介电层106a上及/或形成图案化的第一导电层104b于电感区的开口120b内。
参阅图4D,提供一玻璃基底100,其厚度约为400μm。接着在一实施例中,可利用一粘着层102将半导体基底108与玻璃基底100接合在一起,使得第一导电层104介于玻璃基底100与半导体基底108之间。接着,如第4E图所示,可选择反转玻璃基底100并以之作为载体,对半导体基底108进行薄化制程,薄化制程可采用研磨或蚀刻等方式,半导体基底108减薄的厚度可约为数十μm,此时于半导体基底108背面的介电层106b也一并被除去。
参阅图4F,在半导体基底108中形成至少一上层开口,例如以光刻方式在半导体基底108的上表面108b形成对应电容区100A的开口124、126及/或对应电感区100B的开口122,上述开口贯穿半导体基底108,其中在电感区100B的开口122暴露出第一导电层104b,在电容区100A的开口124暴露出介电层106a,在电容区100A的开口126则暴露出第一导电层104a。
参阅图4G,于半导体基底上覆盖一层保护层,例如以涂布方式将第一保护层的材料110,例如感光型的有机高分子材料聚酰亚胺树脂(PI)涂布于半导体基底108的表面上,以及开口122、124和126中,其厚度可约为5μm。接着,提供一光罩130,具有光罩图案132,经过曝光及显影制程后,第一保护层的材料110对应至光罩图案132的部分如开口122、124、126内会被去除,形成图案化的第一保护层110,如第4H图所示,其中第一保护层110顺应性地覆盖于半导体基底108的表面上,以及开口122、124和126的侧壁上,而位于开口122、124和126的底部上的第一保护层的材料110则被去除。
接着,参阅图4I,形成第二导电层112于开口124、126及/或开口122内。例如以电镀或沉积方式顺应性地形成金属层(未绘出)于第一保护层110的表面上,以及开口122、124和126内,覆盖开口122和124的侧壁及底部,其中,由于开口126最小,因此导电层112b可直接填满开口126,此开口对应电容区中作为下电极层的导电层104a。此外,开口122小于开口124,导电层112c可选择顺应性形成于对应电感区的开口122或直接填满此开口122。另为使电容元件获得较大的表面积,可选择具有大面积的开口124,因此导电层112a可顺应性形成于对应电容区的开口122内,并与介电层106a、导电层104a构成三明治结构。金属层例如为铜,其厚度可约为10μm,同样地,可先利用沉积法形成铜电镀的种子层(seed layer),然后再镀上铜金属层,接着,以光刻方式将金属层图案化,形成图案化的第二导电层112。
参阅图4J,于第二导电层112及第一保护层110上覆盖第二保护层114。例如可以涂布方式将第二保护层的材料114,例如感光型的有机高分子材料聚酰亚胺树脂(PI)涂布于第二导电层112和第一保护层110上,且填满开口122及/或开口124,其厚度可约为15μm。接着,提供一光罩140,具有光罩图案142,经过曝光及显影制程后,第二保护层的材料114对应至光罩图案142的部分会被去除,形成平坦化的第二保护层114,其暴露出部分的第二导电层112a、112b及/或112c,以在后续形成电容上、下电极层及/或电感的对外电性连接路径,如图4K所示。
接着,将第二保护层114与一暂时的载体(temporarycarrier)(未绘出)接合,例如使用紫外光薄膜胶带(UV Tape)贴合于第二保护层114上,然后对玻璃基底100进行薄化制程,薄化制程可采用研磨或蚀刻等方式,玻璃基底100的厚度可由约400μm减薄至约200μm,然后将暂时的载体去除,接着进行晶圆切割,以分离出各个电子装置。
其中图3与图4K所示的电子装置,两者的差异在于导电层112c是否填满对应电感区的开口122。
依据本发明的一实施例,可在玻璃基底与半导体基底之间形成无源元件的导电层及/或介电层,如此可提高电容值密度或品质因数。而在另一实施例中,如电容-电感整合型元件,其第一导电层可同时作为电容和电感的下电极层且位于同一平面中;第二导电层则亦可选择借着于上层开口中形成电容和电感的上电极层而位于同一平面中。因此通过上述导电层的共平面设计,可使电容和电感趋于扁平化。此外,由于可在高阻值的玻璃基底上形成电容器及/或电感器,因此可提高电容器与电感器的电容值密度与品质因数,其中电容值密度可达到约0.89nF/m2以上,品质因数则可达到约60以上。以电感器为例,其结构可为两圈半的方形螺旋状电感器,其螺旋状区域约为0.6×0.5mm,电极层104b的宽度约为20μm,电极层的间距约为20μm,所得到的电感值在2.4GHz约为2.3nH,品质因数在2.4GHz约为31,最大品质因数在4GHz约为36。在另一实施例中,电感器结构可为两圈半的圆形螺旋状电感器,其螺旋状区域约为0.6×0.5mm,电极层的宽度约为20μm,电极层的间距约为20μm,所得到的电感值在2.4GHz约为2.2nH,品质因数在2.4GHz约为34,最大品质因数在6GHz约为40。
以上所述仅为本发明较佳实施例,然其并非用以限定本发明的范围,任何熟悉本项技术的人员,在不脱离本发明的精神和范围内,可在此基础上做进一步的改进和变化,因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下:
100:玻璃基底;100A:电容区;100B:电感区;102:粘着层;104、104a、104b:第一导电层;106、106a、106b:介电层;108:半导体基底;108a:半导体基底的第一表面;108b:半导体基底的第二表面;110:第一保护层;112、112a、112b、112c:第二导电层;114:第二保护层;120、120a、120b:下层开口;122、124、126:上层开口;130、140:光罩;132、142:光罩图案;200A:电容器;200B:电感器。
Claims (29)
1.一种电子装置,其特征在于,包括:
一玻璃基底;
一图案化半导体基底,具有至少一开口,设置于该玻璃基底上;及
至少一无源元件,具有一第一导电层及一第二导电层,其中该第一导电层位于该图案化半导体基底与该玻璃基底之间,且该第一导电层与该第二导电层形成堆叠结构。
2.根据权利要求1所述的电子装置,其特征在于,该第二导电层位于该开口内。
3.根据权利要求2所述的电子装置,其特征在于,该无源元件为一电感,该第一导电层与该第二导电层电性连接。
4.根据权利要求2所述的电子装置,其特征在于,该无源元件为一电容,其包括一介电层,该介电层位于该图案化半导体基底与该玻璃基底之间,且与该第一导电层及该第二导电层形成三明治结构。
5.根据权利要求1所述的电子装置,其特征在于,该至少一无源元件包括一电容及一电感,且该图案化半导体基底包括一对应该电容的第一开口及一对应该电感的第二开口,其中该第二导电层位于该第一开口及该第二开口内。
6.根据权利要求5所述的电子装置,其特征在于,该第二导电层于对应该电感的该第二开口内与该第一导电层电性连接。
7.根据权利要求5所述的电子装置,其特征在于,该电容包括一介电层,该介电层位于该图案化半导体基底与该玻璃基底之间。
8.根据权利要求7所述的电子装置,其特征在于,该第二导电层于对应该电容的该第一开口内与该第一导电层及该介电层形成三明治结构。
9.根据权利要求5所述的电子装置,其特征在于,该第二开口小于该第一开口。
10.根据权利要求5所述的电子装置,其特征在于,该第二导电层填满或顺应性形成于该第二开口内。
11.根据权利要求5所述的电子装置,其特征在于,该第二导电层顺应性形成于对应该电容的该第一开口内。
12.根据权利要求7所述的电子装置,其特征在于,该介电层为一平坦化层。
13.根据权利要求5所述的电子装置,其特征在于,该电容及该电感的该第一导电层共平面,且该电容及该电感的该第二导电层共平面。
14.根据权利要求1所述的电子装置,其特征在于,还包括一粘着层以接合该图案化半导体基底及该玻璃基底。
15.根据权利要求2所述的电子装置,其特征在于,还包括一第一保护层,以隔离该第二导电层与该图案化半导体基底。
16.根据权利要求15所述的电子装置,其特征在于,还包括一第二保护层,以覆盖该第二导电层与该第一保护层。
17.根据权利要求15所述的电子装置,其特征在于,该第一保护层顺应性覆盖该图案化半导体基底。
18.根据权利要求16所述的电子装置,其特征在于,该第二保护层为一平坦化层。
19.根据权利要求16所述的电子装置,其特征在于,该第一保护层和该第二保护层的材料包括一感光性绝缘材料。
20.一种电子装置的制造方法,其特征在于,包括:
提供一半导体基底,具有一无源元件区;
形成一介电层于该半导体基底上;
形成多个开口于该介电层内;
形成一第一导电层于该介电层上及所述介电层的开口内;
提供一玻璃基底,将该半导体基底与该玻璃基底接合,使得该介电层及该第一导电层介于该玻璃基底与该半导体基底之间。
21.根据权利要求20所述的电子装置的制造方法,其特征在于,还包括:
图案化该半导体基底,形成多个开口于该半导体基底的该无源元件区内,暴露出该介电层及/或所述介电层的开口内的该第一导电层;
形成一第一保护层于该图案化半导体基底上,以及所述半导体基底的开口的侧壁上;及
形成一第二导电层于该第一保护层上及所述半导体基底的开口内,以与该介电层及/或该第一导电层接触。
22.根据权利要求21所述的电子装置的制造方法,其特征在于,该无源元件为一电感,该第一导电层与该第二导电层电性连接。
23.根据权利要求22所述的电子装置的制造方法,其特征在于,该第二导电层填满该半导体基底的开口或顺应性形成于该半导体基底的开口内。
24.根据权利要求21所述的电子装置的制造方法,其特征在于,该无源元件为一电容,其中该介电层、该第一导电层及该第二导电层形成三明治结构。
25.根据权利要求24所述的电子装置的制造方法,其特征在于,该第二导电层顺应性形成于该半导体基底的开口内。
26.根据权利要求21所述的电子装置的制造方法,其特征在于,于该半导体基底与该玻璃基底接合的步骤之后,还包括将该半导体基底薄化。
27.根据权利要求21所述的电子装置的制造方法,其特征在于,还包括形成一平坦化的第二保护层于该第二导电层上,且填满所述半导体基底的开口。
28.根据权利要求27所述的电子装置的制造方法,其特征在于,于该第二保护层形成之后,还包括将该玻璃基底薄化。
29.根据权利要求27所述的电子装置的制造方法,其特征在于,该第一保护层和该第二保护层的材料包括一感光性绝缘材料。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200910166544 CN101996988B (zh) | 2009-08-20 | 2009-08-20 | 电子装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200910166544 CN101996988B (zh) | 2009-08-20 | 2009-08-20 | 电子装置及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101996988A CN101996988A (zh) | 2011-03-30 |
CN101996988B true CN101996988B (zh) | 2013-02-27 |
Family
ID=43786892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 200910166544 Active CN101996988B (zh) | 2009-08-20 | 2009-08-20 | 电子装置及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101996988B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111968995B (zh) * | 2020-07-13 | 2024-02-09 | 深圳市汇芯通信技术有限公司 | 一种集成无源器件及其制作方法和集成电路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1670596A (zh) * | 2004-03-16 | 2005-09-21 | 日本电气株式会社 | 半导体芯片的结构和利用其的显示设备 |
-
2009
- 2009-08-20 CN CN 200910166544 patent/CN101996988B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1670596A (zh) * | 2004-03-16 | 2005-09-21 | 日本电气株式会社 | 半导体芯片的结构和利用其的显示设备 |
Also Published As
Publication number | Publication date |
---|---|
CN101996988A (zh) | 2011-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10236854B2 (en) | Multilayer electronic structures with embedded filters | |
CN100499361C (zh) | 电子器件及其制造方法 | |
US10349526B2 (en) | Integrated circuit with micro inductor and micro transformer with magnetic core | |
US8278217B2 (en) | Semiconductor device and method of producing the same | |
JP7033592B2 (ja) | 広帯域バイアスに適した集積化電子構成要素 | |
DE112009000425B4 (de) | Mikromodule mit integrierten Dünnfilminduktoren und Verfahren zum Herstellen dieser | |
TWI495038B (zh) | 半導體元件以及使用平滑導電層和底側導電層形成整合被動元件結構之方法 | |
US9349788B2 (en) | Thin film capacitors embedded in polymer dielectric | |
CN106205954A (zh) | 电感器及其形成方法 | |
KR100766213B1 (ko) | 전자 부품 | |
US20040195654A1 (en) | Method to fabricate passive components using conductive polymer | |
US10224389B2 (en) | Embedded passive chip device and method of making the same | |
US9257221B2 (en) | Through-hole via inductor in a high-frequency device | |
US5915188A (en) | Integrated inductor and capacitor on a substrate and method for fabricating same | |
CN109817606A (zh) | 嵌入式金属绝缘体金属结构 | |
WO2009110288A1 (ja) | 貫通電極付きキャパシタおよびその製造方法、並びに半導体装置 | |
US20110163413A1 (en) | Rf semiconductor device and fabrication method thereof | |
CN103681598B (zh) | 集成层积磁性器件及其制造方法 | |
EP2287892A2 (en) | Passive device formed on glass substrate and fabrication method thereof | |
CN101996988B (zh) | 电子装置及其制造方法 | |
EP1128435A2 (en) | Microwave electric elements using porous silicon dioxide layer and forming method of same | |
TWI452673B (zh) | 電子裝置及其製造方法 | |
US20240079354A1 (en) | Substrate integrated with passive device, and production method therefor | |
CN107946323B (zh) | 一种偏置器及制作方法 | |
CN117642980A (zh) | 滤波器及其制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |