JP5709434B2 - 電子装置とその製造方法 - Google Patents
電子装置とその製造方法 Download PDFInfo
- Publication number
- JP5709434B2 JP5709434B2 JP2010185205A JP2010185205A JP5709434B2 JP 5709434 B2 JP5709434 B2 JP 5709434B2 JP 2010185205 A JP2010185205 A JP 2010185205A JP 2010185205 A JP2010185205 A JP 2010185205A JP 5709434 B2 JP5709434 B2 JP 5709434B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- semiconductor substrate
- opening
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000010410 layer Substances 0.000 claims description 212
- 239000000758 substrate Substances 0.000 claims description 104
- 239000003990 capacitor Substances 0.000 claims description 76
- 239000004065 semiconductor Substances 0.000 claims description 65
- 239000011241 protective layer Substances 0.000 claims description 49
- 239000011521 glass Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 9
- 239000012790 adhesive layer Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000009713 electroplating Methods 0.000 description 6
- 229920000620 organic polymer Polymers 0.000 description 6
- 239000002861 polymer material Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 238000005019 vapor deposition process Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OGZARXHEFNMNFQ-UHFFFAOYSA-N 1-butylcyclobutene Chemical compound CCCCC1=CCC1 OGZARXHEFNMNFQ-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000007766 curtain coating Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920000417 polynaphthalene Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0013—Printed inductances with stacked layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
- H01F41/041—Printed circuit coils
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、電子装置に関するものであって、特に、キャパシタ、及び／又は、インダクタの受動素子とその製造方法に関するものである。
一般に、ある受動素子、例えば、抵抗、キャパシタ、或いは、インダクタ等は、チップのアクティブ素子周辺に設置されて、電気エネルギーを保存、或いは、電気エネルギーを回路から解放して、電流の安定性を調整する。キャパシタは、二個の電極と、該二個の電極間の誘電体層からなる。インダクタは、通常、スパイラルインダクタ（spiral inductor）である。
公知のキャパシタとインダクタは、チップパッケージのプリント回路板上に作製される。公知のキャパシタの誘電体層は、通常、ポリマーから形成されるので、キャパシタの高品質係数（quality factor）（Ｑ）が達成される。しかし、これにより、公知のキャパシタのキャパシタンス密度が減少する。高誘電率のポリマーがキャパシタの誘電体層に用いられて、キャパシタンス密度を増加させるが、高誘電率のポリマーは高価で、また、高誘電率のポリマーを用いた製造プロセスは容易ではない。
よって、高キャパシタンス密度、及び／又は、高品質係数（Ｑ）を達成するように設計された新しい構造を有する電子装置が必要である。
本発明は、電子装置とその製造方法を提供し、上述の問題を改善することを目的とする。
本発明の実施形態によると、電子装置が提供される。この電子装置は、ガラス基板と、少なくとも一つの開口を有し、ガラス基板上に設置されるパターン化半導体基板と、第一導電層と第二導電層とを有し、第一導電層が、パターン化された半導体基板とガラス基板との間に設置される少なくとも一つの受動素子と、を含む。
本発明の別の実施形態によれば、電子装置を製造する方法が提供される。本方法は、受動素子領域を有する半導体基板を提供するステップと、誘電体層を半導体基板上に形成するステップと、複数の下層開口を誘電体層中に形成するステップと、第一導電層を、誘電体層上と下層開口中に形成するステップと、ガラス基板を提供して、半導体基板とガラス基板を接合し、誘電体層と第一導電層を、ガラス基板と半導体基板間に設置するステップと、を含む。
本発明の別の実施形態による電子装置を製造する方法は、複数の上層開口を、半導体基板の受動素子領域に形成して、誘電体層、及び／又は、下層開口の第一導電層を露出するステップと、第一保護層を半導体基板上と上層開口の側壁上とに形成するステップと、第二導電層を第一保護層上と上層開口中に形成して、誘電体層、及び／又は、第一導電層を接触させるステップと、さらにを含む。
高キャパシタンス密度、及び／又は、高品質係数（Ｑ）が達成される。
本発明の実施形態（以下、「実施形態」という）は、半導体基板とガラス基板を用いて、受動素子を形成する電子装置とその製造方法を提供する。実施形態は、単独で、インダクタ、或いは、金属−絶縁―金属（metal-insulator-metal，ＭＩＭ)キャパシタを形成するか、或いは、ＭＩＭキャパシタを含むインダクタキャパシタ集積受動素子（Ｌ-Ｃ ＩＰＣ）を形成するのに用いられる。以下の実施形態で、説明を便利にするため、本発明の電子装置とその製造方法の具体例は、キャパシタ領域とインダクタ領域を同時に示しているが、キャパシタとインダクタを同時に製造することに限定されない。実施形態の構造によると、高キャパシタンス密度と高品質係数（Ｑ）が達成される。実施形態のキャパシタ、或いは、インダクタは、シリコンウェハとガラスキャリアから製造されるので、製造コストが減少する。
図２を参照すると、実施形態による受動素子の断面が示される。この実施形態中、本発明のインダクタの平面図が図１で示され、スパイラルインダクタである。インダクタのスパイラル形状は、図１で示されるような方形スパイラル形状か、或いは、円形スパイラル形状である。図１の線２−２’に沿ったインダクタの断面が、図２のインダクタ領域１００Ｂとして示される。但し、図２のインダクタ領域１００Ｂは、インダクタの第一導電層１０４ｂと第二導電層１１２ｃのみが示される。
図２で示されるように、実施形態の電子装置は、ガラス基板１００と例えば、シリコン基板からなる、パターン化半導体基板１０８とを含む。パターン化半導体基板１０８は、ガラス基板の上部に配置される、少なくとも一つの上層開口、例えば、大開口１２４および小開口１２２を有する。電子装置は、少なくとも一つの受動素子、例えば、キャパシタ２００Ａ、及び／或いは、インダクタ２００Ｂを含み、第一導電層１０４ａと１０４ｂ、及び、第二導電層１１２ａと１１２ｃを含み、第一導電層１０４ａと１０４ｂは、半導体基板１０８とガラス基板１００との間に設置される。更に、第二導電層１１２ａ，１１２ｃは、上層開口１２４，１２２内に設置され、受動素子の構造設計と協調する。
再度、図２を参照すると、受動素子は、インダクタ領域１００Ｂで、インダクタ２００Ｂを含み、このインダクタ２００Ｂ内で第一導電層１０４ｂは、第二導電層１１２ｃと電気的に接続されている。更に、受動素子は、キャパシタ領域１００Ａで、キャパシタ２００Ａを含む。キャパシタ２００Ａは、半導体基板１０８とガラス基板１００との間に、誘電体層１０６ａを有し、誘電体層１０６ａは、第一導電層１０４ａと第二導電層１１２ｂと結合して、サンドイッチ構造を形成する。
言い換えると、キャパシタ−インダクタ集積構造からなる実施形態中、受動素子は、同時に、キャパシタ２００Ａとインダクタ２００Ｂとを含む。半導体基板１０８は、キャパシタ２００Ａに対応する第一開口１２４と、インダクタ２００Ｂに対応する第二開口１２２とを含み、第二導電層１１２ａと１１２ｃとは、それぞれ第一開口１２４内と第二開口１２２内に、設置される。一方、インダクタ２００Ｂに対応する第二開口１２２にある第二導電層１１２ｃは、第一導電層１０４ｂと電気的に接続されている。更に、キャパシタ２００Ａは、半導体基板１０８とガラス基板１００との間に、誘電体層１０６ａを含む。キャパシタ２００Ａに対応する第一開口１２４にある第二導電層１１２ａは、第一導電層１０４ａと誘電体層１０６ａと結合して、サンドイッチ構造を形成する。
実施形態中、第二開口１２２は、第一開口１２４より小さい。第二導電層１１２ａ，１１２ｃは、それぞれ開口内形状にしたがって、キャパシタ２００Ａに対応する第一開口１２４中と、インダクタに対応する第二開口１２２中とに、形成されている。誘電体層１０６ａは平坦化層（planarization layer）なので、キャパシタ２００Ａの第一導電層１０４ａとインダクタの第一導電層１０４ｂは同一平面（co-planar）である。また、キャパシタ２００Ａの第二導電層１１２ａとインダクタ２００Ｂの第二導電層１１２ｃも同一平面である。更に、半導体基板１０８とガラス基板１００との接合は、接着層１０２、例えば、エポキシ樹脂からなる層により達成される。
また、第二導電層１１２ａ、１１２ｃと半導体基板１０８を隔離するため、本実施形態中、更に、第一保護層１１０が半導体基板１０８の形体にしたがって形成されて、半導体基板１０８を被覆する。第二導電層１１２ａと１１２ｃとが形成された後、平坦化第二保護層１１４が形成されて、第二導電層１１２ａと１１２ｃ、及び、第一保護層１１０を被覆する。第一、第二保護層１１０，１１４の材質は、感光性絶縁材料（photosensitive insulating material）、例えば、フォトレジストである。
図３を参照すると、本発明の別の実施形態による電子装置の断面を示す図である。図３と図２の電子装置の相違点は、第二導電層１１２ｃが形成されて、図３中のインダクタに対応する第二開口１２２を充填していることである。
更に、キャパシタ領域１００Ａで、第一導電層１０４ａがキャパシタ２００Ａの下電極層に用いられるので、上層開口１２６が、更に、第一導電層１０４ａの上に形成されて、導電層１１２ｂが上層開口１２６中に形成されて、キャパシタ２００Ａの下電極層を外部回路に接続する。
本実施形態の詳細な説明中、ガラス基板１００は、キャパシタ領域１００Ａ、及び／又は、インダクタ１００Ｂを有する。パターン化半導体基板１０８が、ガラス基板１００上に設置される。パターン化半導体基板１０８は、下表面１０８ａと上表面１０８ｂとを有する。誘電体層１０６ａは、下表面１０８ａ上に設置される。誘電体層１０６ａは、酸化ケイ素、窒化ケイ素、酸窒化シリコン、或いは、それらの組み合わせからなり、熱酸化プロセス（thermal oxidatioｎprocess）、或いは、 化学気相蒸着プロセス（chemical vapor deposition process）により形成される。誘電体層１０６ａの厚さは約５００〜１０００Åである。
複数の下層開口１２０ａ、及び／又は、１２０ｂが、誘電体層１０６ａ中に形成され、第一導電層１０４ａと１０４ｂとは、誘電体層１０６ａ上と誘電体層１０６ａの開口１２０ａ、及び／又は、１２０ｂ中に形成される。よって、第一導電層１０４ａと１０４ｂは、半導体基板１０８とガラス基板１００間に位置する。更に、接着層１０２が、半導体基板１０８とガラス基板１００とを接合するのに用いられる。接着層１０２は、エポキシ樹脂か他の接着材料である。
少なくとも一つの開口、例えば、開口１２２が、インダクタ領域１００Ｂ内の半導体基板１０８の上表面１０８ｂ上に形成される。開口１２２は、半導体基板１０８を貫通し、開口１２０ｂ中で、第一導電層１０４ｂを露出させる。更に、開口１２４は、キャパシタ領域１００Ａ内の半導体基板１０８の上表面１０８ｂ上に形成され、誘電体層１０６ａを露出する。実施形態中、更に、開口１２６が、半導体基板１０８の上表面１０８ｂ上に形成されて、開口１２０ａ中で、第一導電層１０４ａを露出する。第二導電層１１２ａ、１１２ｂ、及び、１１２ｃは、第一保護層１１０により、半導体基板１０８から絶縁される。例えば、半導体基板１０８の第二表面１０８ｂと開口１２２、１２４、及び、１２６の側壁は、第一保護層１１０により被覆される。その後、第二導電層１１２ａ、１１２ｂ、及び、１１２ｃは、第一保護層１１０上、開口１２２、１２４、１２６の側壁上と底部上に形成される。次に、第二保護層１１４が第二導電層１１２ａ、１１２ｂ、及び、１１２ｃ上と第一保護層１１０上に形成され、第二導電層１１２ａ、１１２ｂ、１１２ｃのそれぞれの一部が露出する。キャパシタ領域１００Ａの第一導電層１０４ａ、誘電体層１０６ａ、及び、第二導電層１１２ａが結合されて、キャパシタ２００Ａのサンドイッチ構造を形成する。インダクタ領域１００Ｂで、インダクタの第一導電層１０４ｂは、図１のインダクタ巻き線領域として形成される。第一導電層１０４ｂの二端のコンタクトは、第二導電層１１２ｃにより、外部回路に電気的に接続される。具体例中、キャパシタ２００Ａとインダクタ２００Ｂは集積されて、直列、或いは、並列されたインダクタ−キャパシタ集積受動素子を形成する。更に、キャパシタ２００Ａとインダクタ２００Ｂの第一導電層１０４ａ，１０４ｂは同一平面に設置され、キャパシタ２００Ａとインダクタ２００Ｂの第二導電層１１２ａ，１１２ｂ，１１２ｃも同一平面に設置されるので、平坦な電子装置の要求が満たされる。
第一導電層１０４と第二導電層１１２の材料は、低抵抗の金属層、例えば、金、銀、及び、銅等で、電気めっきプロセスや蒸着プロセスにより形成され、その後、フォトリソグラフィとエッチングプロセスによりパターン化されて、第一導電層１０４と第二導電層１１２のパターンを形成する。
第一保護層１１０と第二保護層１１４の材料は、感光性絶縁材料、例えば、感光性有機ポリマー材料である。感光性有機ポリマー材料の組成は、これに限定されないが、ポリイミド（ＰＩ）、ブチルシクロブテン（butylcyclobutene 、ＢＣＢ)、パリレン（parylene）、 ポリナフタレン（polynaphthalene）、 フッ化炭素（fluorocarbons）、及び、アクリレート材（accrylates material）等である。感光性有機ポリマー材料は、コーティングプロセス、例えば、スピンコート、スプレイコート、或いは、カーテンコーティングプロセス等のコーティングプロセスか、或いは、その他の適当な蒸着方法により形成される。その後、感光性有機ポリマー材料は、露光と現像プロセスによりパターン化されて、第一保護層１１０と第二保護層１１４のパターンを形成する。
第一保護層１１０と第二保護層１１４の材料は、感光性絶縁材料、例えば、感光性有機ポリマー材料である。感光性有機ポリマー材料の組成は、これに限定されないが、ポリイミド（ＰＩ）、ブチルシクロブテン（butylcyclobutene 、ＢＣＢ)、パリレン（parylene）、 ポリナフタレン（polynaphthalene）、 フッ化炭素（fluorocarbons）、及び、アクリレート材（accrylates material）等である。感光性有機ポリマー材料は、コーティングプロセス、例えば、スピンコート、スプレイコート、或いは、カーテンコーティングプロセス等のコーティングプロセスか、或いは、その他の適当な蒸着方法により形成される。その後、感光性有機ポリマー材料は、露光と現像プロセスによりパターン化されて、第一保護層１１０と第二保護層１１４のパターンを形成する。
次に、図４Ａ〜図４Ｋは、本発明の具体例による受動素子を有する電子装置の製造ステップを示す断面図である。図４Ａを参照すると、まず、半導体基板１０８、例えば、シリコンウェハが提供される。その後、誘電体層１０６が半導体基板１０８表面に形成される。具体例中、誘電体層１０６は、熱酸化プロセスにより形成される平坦化酸化ケイ素層１０６ａ、１０６ｂである。具体例中、誘電体層１０６は、化学気相蒸着プロセスにより、窒化ケイ素、或いは、酸窒化シリコンから形成される。次に、図４Ｂで示されるように、少なくとも一つの下層開口１２０、例えば、キャパシタ領域の開口１２０ａ、及び／又は、インダクタ領域の開口１２０ｂが、フォトリソグラフィとエッチングプロセスにより、誘電体層１０６ａ中に形成される。
図４Ｃを参照すると、その後、第一導電層１０４が誘電体層１０６ａ上と下層開口１２０中に形成される。例えば、金属層（図示しない）が、電気めっきプロセスか蒸着プロセスにより、誘電体層１０６ａ上と開口１２０中に形成される。金属層は、銅から形成され、厚さが約１０μｍである。実施形態中、銅電気めっきのシード層が、蒸着プロセスにより形成され、その後、電気めっきプロセスによりシード層上に銅層が被覆されて、金属層を形成する。その後、フォトリソグラフィとエッチングプロセスにより、金属層がパターン化され、キャパシタ領域の開口１２０ａ中と誘電体層１０６ａ上に、パターン化第一導電層１０４ａを形成し、インダクタ領域の開口１２０ｂ中に、パターン化導電層１０４ｂを形成する。
図４Ｄを参照すると、厚さが約４００μｍのガラス基板１００が提供される。その後、実施形態中、接着層１０２を用いて、半導体基板１０８とガラス基板１００を接着する。このようにして、第一導電層１０４が、ガラス基板１００と半導体基板１０８間に設置される。次に、図４Ｅを参照すると、ガラス基板１００を反転させて、キャリアとして用い、薄化プロセスを半導体基板１０８に実行する。薄化プロセスは、研磨プロセスかエッチングプロセスであり、半導体基板１０８の厚さは、約数十ミクロンに減少する。この時、半導体基板１０８の背面の誘電体層１０６ｂが一緒に除去される。
図４Ｆを参照すると、上層開口１２２，１２４，１２６が少なくとも一つ半導体基板１０８中に形成される。例えば、キャパシタ領域１００Ａに対応する開口１２４と１２６と、インダクタ領域１００Ｂに対応する開口１２２とは、フォトリソグラフィとエッチングプロセスにより、半導体基板１０８の上表面１０８ｂ上に形成される。前記した開口１２２，１２４，１２６は半導体基板１０８を貫通しており、インダクタ領域１００Ｂの開口１２２は第一導電層１０４ｂを露出させ、キャパシタ領域１００Ａの開口１２４は誘電体層１０６ａを露出させ、キャパシタ領域１００Ａの開口１２６は第一導電層１０４ａを露出させる。
図４Ｇを参照すると、保護層が形成されて、半導体基板１０８を被覆する。例えば、第一保護層１１０の材料、例えば、ポリイミドの感光性有機ポリマー材が、コーティング方法により、半導体基板１０８表面と開口１２２、１２４、１２６中に塗布される。第一保護層１１０の厚さは、約５μｍである。次に、フォトマスクパターン１３２を有するフォトマスク１３０が、第一保護層１１０上に提供される。露光と現像プロセス後、フォトマスクパターン１３２に対応する第一保護層１１０の一部、例えば、開口１２２、１２４、及び、１２６中の一部が除去されて、図４Ｈで示されるような、パターン化第一保護層１１０を形成する。第一保護層１１０は、半導体基板１０８の表面と開口１２２、１２４、１２６の側壁上に下地形状にしたがって形成される。開口１２２、１２４、１２６の底部上の第一保護層１１０の一部が除去される。
次に、図４Ｉを参照すると、第二導電層１１２が、開口１２４と１２６、及び／又は、開口１２２中に形成される。例えば、金属層（図示しない）が、電気めっきプロセスか蒸着プロセスにより、第一保護層１１０の表面上と開口１２２、１２４、１２６中に形成され、開口１２２、１２４の側壁と底部表面を被覆する。開口１２６の開口は最小なので、導電層１１２ｂが直接、充填される。開口１２６は、キャパシタ領域にあるキャパシタの下電極層になる導電層１０４ａに対応する位置に設置される。更に、開口１２２は開口１２４より小さいので、導電層１１２ｃが、インダクタ領域に対応する開口１２２中に下地形状にしたがって形成されるか、或いは、直接、開口１２２を充填する。キャパシタ素子が大表面積を有するようにするため、大面積を有するように開口１２４が選択されている。したがって、導電層１１２ａは、キャパシタ領域に対応する開口１２４中に形成されて、誘電体層１０６ａと導電層１０４ａと結合し、サンドイッチ構造を形成する。金属層は、銅から形成され、厚さ約１０μｍである。同様に、電気銅めっきのシード層が、まず、蒸着プロセスにより形成され、その後、銅層が、電気めっきプロセスによりシード層上にコートされて、金属層を形成する。その後、金属層は、フォトリソグラフィとエッチングプロセスによりパターン化されて、パターン化第二導電層１１２を形成する。
図４Ｊを参照すると、第二保護層１１４が形成されて、第二導電層１１２と第一保護層１１０を被覆する。例えば、ポリイミドの感光性有機ポリマー材等の第二保護層１１４の材料が、第二導電層１１２と第一保護層１１０上にコートされて、コーティング方法により、開口１２２、及び／又は、開口１２４を充填する。第二保護層１１４の厚さは約１５μｍである。次に、フォトマスクパターン１４２を有するフォトマスク１４０が第二保護層１１４上に提供される。露光と現像プロセス後、フォトマスクパターン１４２に対応する第二保護層１１４の一部が除去されて、図４Ｋで示されるような、パターン化平坦化第二保護層１１４を形成する。パターン化平坦化第二保護層１１４は、第二導電層１１２ａ、１１２ｂ、及び／又は、１１２ｃの一部を露出して、キャパシタの上下電極層とインダクタの外部回路との電気的接続ルートを形成する。
次に、第二保護層１１４が一時的キャリア（temporary carrier、図示しない）に接着され、例えば、UV硬化薄膜テープを用いて、第二保護層１１４上に接着されて、一時的キャリアと接合する。その後、ガラス基板１００は、研磨プロセスやエッチングプロセス等の薄化プロセスにより薄化される。ガラス基板１００の厚さは、約４００μｍから２００μｍに減少する。その後、一時的キャリアが除去され、ウェハが切断されて、各電子装置を分離する。
図３と図４Ｋの電子装置の相違点は、導電層１１２ｃが、インダクタ領域に対応する開口１２２を充填するかどうかである。
実施形態中、受動素子の導電層、及び／又は、誘電体層が、ガラス基板と半導体基板間に形成され、これにより、受動素子のキャパシタンス密度、或いは、品質係数（Ｑ）が増大する。別の実施形態中、例えば、キャパシタ−インダクタ集積素子は、第一導電層が、同時に、キャパシタとインダクタ下電極層になり、同一平面に位置する。第二導電層も、上層開口中に形成されて、キャパシタとインダクタの上電極層を形成し、同一平面に位置する。よって、上述の導電層の同一平面構造により、キャパシタとインダクタはが平坦化する。この他、キャパシタ、及び／又は、インダクタは、高抵抗のガラス基板上に形成されるので、キャパシタとインダクタのキャパシタンス密度、あるいは、品質係数（Ｑ）は増大する。実施形態中、約０．８９ｎＦ／ｍ２以上のキャパシタンス密度が達成され、約６０以上の品質係数（Ｑ）が達成される。例えば、インダクタは、二回半巻かれた方形のスパイラルインダクタで、スパイラル面積は約０.６ｍｍ×０.５ｍｍであり、電極層１０４ｂの幅は約２０μｍで、電極層間の幅は約２０μｍである。よって、２．４ＧＨｚで、インダクタのインダクタンス値は約２．３ｎＨで、２．４ＧＨｚで、品質係数（Ｑ）は約３１で、４ＧＨｚの最大品質係数（Ｑ）は、約３６である。別の実施形態中、インダクタは、二回半巻かれた円形のスパイラルインダクタで、スパイラル面積は０．６ｍｍ×０．５ｍｍであり、電極層の幅は約２０μｍで、電極層間の幅は約２０μｍである。よって、２．４ＧＨｚで、インダクタのインダクタンス値は約２．２ｎＨで、２．４ＧＨｚで、品質係数は約３４で、６ＧＨｚの最大品質係数は、約４０である。
実施形態中、受動素子の導電層、及び／又は、誘電体層が、ガラス基板と半導体基板間に形成され、これにより、受動素子のキャパシタンス密度、或いは、品質係数（Ｑ）が増大する。別の実施形態中、例えば、キャパシタ−インダクタ集積素子は、第一導電層が、同時に、キャパシタとインダクタ下電極層になり、同一平面に位置する。第二導電層も、上層開口中に形成されて、キャパシタとインダクタの上電極層を形成し、同一平面に位置する。よって、上述の導電層の同一平面構造により、キャパシタとインダクタはが平坦化する。この他、キャパシタ、及び／又は、インダクタは、高抵抗のガラス基板上に形成されるので、キャパシタとインダクタのキャパシタンス密度、あるいは、品質係数（Ｑ）は増大する。実施形態中、約０．８９ｎＦ／ｍ２以上のキャパシタンス密度が達成され、約６０以上の品質係数（Ｑ）が達成される。例えば、インダクタは、二回半巻かれた方形のスパイラルインダクタで、スパイラル面積は約０.６ｍｍ×０.５ｍｍであり、電極層１０４ｂの幅は約２０μｍで、電極層間の幅は約２０μｍである。よって、２．４ＧＨｚで、インダクタのインダクタンス値は約２．３ｎＨで、２．４ＧＨｚで、品質係数（Ｑ）は約３１で、４ＧＨｚの最大品質係数（Ｑ）は、約３６である。別の実施形態中、インダクタは、二回半巻かれた円形のスパイラルインダクタで、スパイラル面積は０．６ｍｍ×０．５ｍｍであり、電極層の幅は約２０μｍで、電極層間の幅は約２０μｍである。よって、２．４ＧＨｚで、インダクタのインダクタンス値は約２．２ｎＨで、２．４ＧＨｚで、品質係数は約３４で、６ＧＨｚの最大品質係数は、約４０である。
本発明では好ましい実施形態を前記の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００ ガラス基板
１００Ａ キャパシタ領域
１００Ｂ インダクタ領域
１０２ 接着層
１０４，１０４ａ，１０４ｂ 第一導電層
１０６，１０６ａ，１０６ｂ 誘電体層
１０８ 半導体基板
１０８ａ 半導体基板の第一表面
１０８ｂ 半導体基板の第二表面
１１０ 第一保護層
１１２，１１２ａ，１１２ｂ，１１２c 第二導電層；
１１４ 第二保護層
１２０，１２０ａ，１２０ｂ 下層開口
１２２，１２４，１２６ 上層開口
１３０，１４０ フォトマスク
１３２，１４２ フォトマスクパターン
２００Ａ キャパシタ
２００Ｂ インダクタ
１００Ａ キャパシタ領域
１００Ｂ インダクタ領域
１０２ 接着層
１０４，１０４ａ，１０４ｂ 第一導電層
１０６，１０６ａ，１０６ｂ 誘電体層
１０８ 半導体基板
１０８ａ 半導体基板の第一表面
１０８ｂ 半導体基板の第二表面
１１０ 第一保護層
１１２，１１２ａ，１１２ｂ，１１２c 第二導電層；
１１４ 第二保護層
１２０，１２０ａ，１２０ｂ 下層開口
１２２，１２４，１２６ 上層開口
１３０，１４０ フォトマスク
１３２，１４２ フォトマスクパターン
２００Ａ キャパシタ
２００Ｂ インダクタ
Claims (9)
- 電子装置であって、
ガラス基板と、
少なくとも一つの開口を有し、前記ガラス基板上に設置されるパターン化半導体基板と、
第一導電層と第二導電層とを有し、前記第一導電層が、前記パターン化半導体基板と前記ガラス基板との間に設置され、前記第二導電層は前記開口中に設置されている、少なくとも一つの受動素子と、を含むことを特徴とする電子装置。 - 前記受動素子はインダクタであり、前記第一導電層は前記第二導電層に電気的に接続されていることを特徴とする請求項１に記載の電子装置。
- 前記受動素子はキャパシタで、誘電体層を含み、前記誘電体層は、前記パターン化半導体基板と前記ガラス基板との間に設置され、前記誘電体層、前記第一導電層、前記第二導電層は結合されて、サンドイッチ構造を形成することを特徴とする請求項１に記載の電子装置。
- 前記少なくとも一つの受動素子は、キャパシタとインダクタを含み、
前記パターン化半導体基板は、前記キャパシタに対応する第一開口と、前記第一開口よりも小さい、前記インダクタに対応する第二開口と、を含み、
前記第二導電層は、前記第一開口の中と前記第二開口の中に設置され、
前記第二開口中に設置される前記第二導電層は、前記インダクタに対応し、前記第一導電層に電気的に接続されており、さらに前記第二開口中に設置される前記第二導電層は、前記第二開口に充填されるように形成されているか、または、前記第二開口内の形状にしたがって形成されており、
前記第一開口中に設置される前記第二導電層は、前記キャパシタに対応し、前記第一開口内の形状にしたがって形成されており、
前記キャパシタに対応する前記第二導電層と前記インダクタに対応する前記第二導電層とは同一平面であり、
前記キャパシタに対応する前記第一導電層と、前記インダクタに対応する前記第一導電層とは同一平面であることを特徴とする請求項１に記載の電子装置。 - 前記キャパシタは誘電体層を含み、前記誘電体層は、前記パターン化半導体基板と前記ガラス基板との間に設置されている平坦化層であり、前記キャパシタに対応する前記第一開口に設置される前記第二導電層は、前記第一導電層と前記誘電体層と結合し、サンドイッチ構造を形成することを特徴とする請求項４に記載の電子装置。
- 前記パターン化半導体基板と前記ガラス基板を接合する接着層と
前記第二導電層と前記パターン化半導体基板を隔離する第一保護層であって、前記パターン化半導体基板を被覆するように前記パターン化半導体基板にしたがって形成された第一保護層と、
前記第二導電層と前記第一保護層を被覆する第二保護層であって、同一平面を構成する前記第二保護層と、
前記第一保護層および前記第二保護層の材料は、感光性絶縁材料を含むことを特徴とする請求項１に記載の電子装置。 - 電子装置の製造方法であって、
受動素子領域を有する半導体基板を提供するステップと、
誘電体層を前記半導体基板上に形成するステップと、
複数の下層開口を前記誘電体層中に形成するステップと、
第一導電層を、前記誘電体層上および前記複数の下層開口中に形成するステップと、
ガラス基板を提供して、前記ガラス基板を前記半導体基板と接合し、前記誘電体層と前記第一導電層を、前記ガラス基板と前記半導体基板との間に設置するステップと、
前記半導体基板をパターン化して、複数の上層開口を、前記半導体基板の前記受動素子領域に形成して、前記誘電体層、及び／又は、前記複数の下層開口中の前記第一導電層を露出させるステップと、
第一保護層を、前記パターン化半導体基板上と前記複数の上層開口の側壁上とに形成するステップと、
第二導電層を、前記第一保護層上および前記複数の上層開口中に形成して、前記誘電体層、及び／又は、前記第一導電層とに接触させるステップと、を含むことを特徴とする電子装置の製造方法。 - 前記半導体基板と前記ガラス基板を接合し、前記誘電体層と前記第一導電層とを、前記ガラス基板と前記半導体基板との間に設置するステップの後、前記半導体基板を薄化するステップをさらに含み、
前記受動素子は、インダクタまたはキャパシタであり、
前記受動素子がインダクタのとき、前記第一導電層は前記第二導電層に電気的に接続さ
れており、前記第二導電層は前記複数の上層開口に充填されるように形成されているか、
または、前記複数の上層開口内の形状にしたがって形成されており
前記受動素子がキャパシタのとき、前記誘電体層、前記第一導電層、及び、前記第二導
電層は結合されてサンドイッチ構造を形成し、前記複数の上層開口内の形状にしたがって
形成されていることを特徴とする請求項７に記載の方法。 - 前記第二導電層上に、平坦化第二保護層を形成して、前記上層開口を充填するステップ
と、
前記第二保護層を形成した後、前記ガラス基板を薄化するステップと、をさらに含み、
前記第一保護層および前記第二保護層の材料は、感光性絶縁材料を含むことを特徴とす
る請求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23564909P | 2009-08-20 | 2009-08-20 | |
| US61/235,649 | 2009-08-20 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2011044716A JP2011044716A (ja) | 2011-03-03 |
| JP2011044716A5 JP2011044716A5 (ja) | 2013-10-03 |
| JP5709434B2 true JP5709434B2 (ja) | 2015-04-30 |
Family
ID=42735406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010185205A Active JP5709434B2 (ja) | 2009-08-20 | 2010-08-20 | 電子装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8766400B2 (ja) |
| EP (1) | EP2287892A3 (ja) |
| JP (1) | JP5709434B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201226347A (en) * | 2010-12-21 | 2012-07-01 | Chunghwa Picture Tubes Ltd | Method of thinning glass substrate |
| US8624353B2 (en) * | 2010-12-22 | 2014-01-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer |
| US20130241939A1 (en) * | 2012-03-16 | 2013-09-19 | Qualcomm Mems Technologies, Inc. | High capacitance density metal-insulator-metal capacitors |
| US8896521B2 (en) | 2012-04-24 | 2014-11-25 | Qualcomm Mems Technologies, Inc. | Metal-insulator-metal capacitors on glass substrates |
| KR101606865B1 (ko) * | 2014-04-28 | 2016-03-28 | 광운대학교 산학협력단 | 포토레지스트 패턴을 이용하는 집적회로 소자의 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399997B1 (en) * | 2000-08-01 | 2002-06-04 | Megic Corporation | High performance system-on-chip using post passivation process and glass substrates |
| JP3462166B2 (ja) * | 2000-09-08 | 2003-11-05 | 富士通カンタムデバイス株式会社 | 化合物半導体装置 |
| JPWO2003007379A1 (ja) * | 2001-07-12 | 2004-11-04 | 株式会社日立製作所 | 電子回路部品 |
| WO2004112136A1 (en) * | 2003-06-12 | 2004-12-23 | Koninklijke Philips Electronics N.V. | Electronic device |
| JP4549889B2 (ja) | 2004-05-24 | 2010-09-22 | 三星モバイルディスプレイ株式會社 | キャパシタ及びこれを利用する発光表示装置 |
| JP4431747B2 (ja) | 2004-10-22 | 2010-03-17 | 富士通株式会社 | 半導体装置の製造方法 |
| WO2006133159A2 (en) * | 2005-06-08 | 2006-12-14 | The Regents Of The University Of California | Linear variable voltage diode capacitor and adaptive matching networks |
| JP4559993B2 (ja) * | 2006-03-29 | 2010-10-13 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5288095B2 (ja) | 2008-02-07 | 2013-09-11 | ソニー株式会社 | 薄膜トランジスタ基板およびその欠陥修復方法、並びに表示装置 |
-
2010
- 2010-07-26 US US12/843,869 patent/US8766400B2/en active Active
- 2010-08-16 EP EP10172894A patent/EP2287892A3/en not_active Withdrawn
- 2010-08-20 JP JP2010185205A patent/JP5709434B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011044716A (ja) | 2011-03-03 |
| EP2287892A3 (en) | 2012-10-10 |
| EP2287892A2 (en) | 2011-02-23 |
| US8766400B2 (en) | 2014-07-01 |
| US20110042783A1 (en) | 2011-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10014102B2 (en) | Inductor and manufacturing method thereof | |
| JP4191506B2 (ja) | 高密度インダクタおよびその製造方法 | |
| US8907447B2 (en) | Power inductors in silicon | |
| JP6224317B2 (ja) | チップインダクタ及びその製造方法 | |
| JP5709434B2 (ja) | 電子装置とその製造方法 | |
| JP2008072121A (ja) | 高ｑインダクタを備えた集積受動デバイス | |
| CN106463242A (zh) | 制造用于高频开关模式电源的微细加工的晶片级集成电感器或变压器的方法 | |
| JP2011044613A (ja) | 電子部品及びその製造方法 | |
| CN108811319A (zh) | 电子部件及其制造方法 | |
| JP2011044614A (ja) | 電子部品及びその製造方法 | |
| JP2010067916A (ja) | 集積回路装置 | |
| US20060017133A1 (en) | Electronic part-containing elements, electronic devices and production methods | |
| JP2019186344A (ja) | 電子部品およびその製造方法 | |
| US20140036462A1 (en) | Multiple Surface Integrated Devices on Low Resistivity Substrates | |
| JP2002299496A (ja) | 半導体装置及びその製造方法 | |
| TWI437689B (zh) | 半導體裝置 | |
| JP2009043835A (ja) | 電気回路素子およびその製造方法 | |
| US9929132B2 (en) | Semiconductor device and process of making the same | |
| TWI452673B (zh) | 電子裝置及其製造方法 | |
| TWI659515B (zh) | 封裝結構及其製造方法 | |
| KR100948297B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US20090243088A1 (en) | Multiple Layer Metal Integrated Circuits and Method for Fabricating Same | |
| JP3915670B2 (ja) | 半導体装置およびその製造方法 | |
| JP2008300560A (ja) | 半導体装置及びその製造方法 | |
| CN101996988B (zh) | 电子装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130820 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130820 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140814 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140819 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150303 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5709434 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |