CN1641872A - 具高静电放电防护耐受能力的高压组件结构 - Google Patents
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Abstract
本发明是关于一种具高静电放电防护耐受能力的高压组件结构，是适用于一静电放电防护电路中，此ESD防护组件是包括沟道区域、汲极区域及源极区域，其主要特征是在于汲极区域的宽度是沿一纵轴方向而变化，使每一汲极区域的侧边边缘至对应的沟道区域侧边呈不等距离，使汲极区域外围形成多个放电转角(corner)，以增进静电放电导通效能及增进导通的均匀度。
Description
技术领域
本发明是有关于一种静电放电防护组件，特别有关于一种应用于高压组件的静电放电防护组件结构。
背景技术
在半导体装置中，静电放电(ESD：electrostatic discharge)经常在干燥环境下因碰触带静电体而自芯片的输出入垫(I/O pad)侵入，造成集成电路损伤。
当CMOS制程技术缩小到次微米阶段，先进的制程技术，例如更薄的栅极氧化层，更短的通道长度，更浅的汲极/源极接面深度，LDD(低掺杂浓度汲极)结构，以及金属硅化物(silicided)扩散层等，这些先进的制程反而严重地降低CMOS IC的静电放电防护能力，根据目前的工业标准，IC组件中集成电路的输出入端(I/O pad)需能承受超过2000V的人体模型ESD应力以及超过200V的机械模型ESD模型，因此，为了防止ESD放电造成IC内部电路的损害，通常在输出垫片至内部电路间会设置ESD防护电路或ESD防护组件以防止ESD损害。
目前越来越多的自动化及消费型电子产品应用在高压领域中，例如喷墨头驱动IC即须使用高压制程，而应用在高压电路的传统ESD防护组件结构，以N型金氧半场效晶体管(NMOS)为例，其是如图1a及图1b所示，图1a是一习知高压NMOS晶体管的俯视图；图1b则为图1a沿着A-A′切线的剖面图，NMOS组件1其源极N+掺杂区11与门极13是耦接至接地端，汲极N+掺杂区12则耦接至输出入垫片上(I/O pad)，在汲极N+掺杂区12下方形成一n型井区14用以作为缓冲，当发生静电放电时，藉由寄生NPN双载子晶体管(lateral BJT)的导引(bypass)来保护内部电路。然而，过度集中的ESD电流会引起组件的损坏。由于尖端放电的原理，电流多集中在汲极N+掺杂区12的转角120(corner)处，因此会先由转角120处先崩溃(breakdown)，使电流路径多集中于转角处，造成电流导通路径分布不均的问题。
美国专利第6258672号专利提供另一种ESD保护电路，其包括有至少一连接至参考电压源的源极、至少一连接至输出/入垫片及内部电路间的汲极及至少一栅极，其特征为栅极电极区域的宽度是由中央往两旁扩大，但仍无法解决电荷易由转角处先崩溃造成导通不均的问题。
发明内容
有鉴于此，本发明的目的就在于提供一高静电放电(electrostaticdischarge，ESD)防护组件结构，藉由汲极区域侧边边缘至对应的沟道区域侧边呈不等距离，使汲极区域外围形成多个放电转角，以增进静电放电导通效能及增进电性导通的均匀度。
为达上述目的，本发明提供一静电放电防护组件结构，是包括：一基板；一沟道区域，形成于该基板表面的既定位置上，该沟道区域具有一第一侧及一第二侧；一源极区域，邻接于该第一侧；一汲极区域，邻接于该第二侧，是包括一浓掺杂区域及形成于该浓掺杂区域下方的一淡掺杂井区，其中，该浓掺杂区域的宽度是沿一纵轴方向而变化，使该浓掺杂区域的一侧边至该沟道区域的该第二侧呈不等距离。
藉由本发明，可以藉由汲极区域中浓掺杂区域的宽度变化，使汲极区域侧边形成多个放电转角，如此可使电流路径分散，达到增进静电放电导通效能及增进导通的均匀度的功效。
附图说明
图1a是一习知ESD高压防护组件的俯视图；
图1b则为图1a沿着A-A′切线的剖面图；
图2a所示是本发明高静电放电(electro static discharge，ESD)防护能力的组件结构第一较佳实施例的俯视图；
图2b是图2a沿着B-B′切线的剖面图；
图2c是图2a沿着C-C′切线的剖面图；
图3所示是本发明第二较佳实施例的俯视图；
图4所示是本发明第三较佳实施例的俯视图；
图5所示是本发明第四较佳实施例的俯视图；
图6所示是本发明第五较佳实施例的俯视图；
图7所示是本发明第六较佳实施例的俯视图；
图8a是本发明第七实施例的俯视图；
图8b是图8a沿着B-B′切线的剖面图；
图9是本发明第八实施例的剖面图。
符号说明：
1-ESD防护组件； 11-源极N+掺杂区；
12-汲极N+掺杂区； 13-沟道区域；
14-n型井区； 20、21-NMOS晶体管；
2-基板； 22、51-汲极区域；
23、50-源极区域； 24-沟道区域；
240-栅极结构；
220、220′、220″、222、222′、222″-浓掺杂区域；
221-淡掺杂井区；
25、25′、25″、27、27′、27″-放电转角；
40、41、42-主动区域。
具体实施方式
图2a所示是本发明一第一实施例的俯视图；图2b是图2a沿着B-B′切线的剖面图；图2c是图2a沿着C-C′切线的剖面图，在本实施例中的静电放电防护组件是一指状(finger-type)排列的NMOS晶体管20，其是包括一基板2、一汲极区域22、设于汲极区域22左右两侧的源极区域23及设于汲极区域22及源极区域23间的沟道区域24。
该汲极区域22是一N型掺杂区，是耦接至输出入垫片3上，其是包括一浓掺杂区域220及形成于浓掺杂区域220下方的淡掺杂井区221，其中，该浓掺杂区域的220宽度是沿一纵轴Y方向于第一宽度a及第二宽度b间变化，使浓掺杂区域220于对应于两沟道区域24的第一侧边2200及第二侧边2201形成数个梯形凸出，并形成多个放电转角25，在浓掺杂区域220的周边环绕设有浅通道绝缘层(STI)26。上述两源极区域23是N型掺杂区，其是耦接至接地端(GND)，两源极区域下方则为P型掺杂区(P-tube)。在两沟道区域24上形成有栅极结构240，其是分别形成于源极区域23及汲极区域220间的基板2表面上，两栅极结构240是耦接到一电源线或是受一前置驱动电路控制(图中未示)。
图3是本发明一第二实施例的俯视图，其大部分结构包括汲极区域22的淡掺杂井区221、浅通道绝缘层26；源极区域23及沟道区域24是与前一实施例相同，在此不再赘述。其主要不同是在汲极区域22中的浓掺杂区域220′于对应于两沟道区域24的第一侧边2200及第二侧边2201形成数个三角状凸出，使其具有多个放电转角25′。
图4是本发明一第三实施例的俯视图，其大部分结构包括汲极区域22的淡掺杂井区221、浅通道绝缘层26；源极区域23及沟道区域24是与前一实施例相同，在此不再赘述。其主要不同是在汲极区域22中的浓掺杂区域220″于对应于两沟道区域24的第一侧边2200及第二侧边2201形成数个圆弧状凸出，使其形成多个放电转角25″。
图5是本发明一第四实施例的俯视图，其大部分结构包括汲极区域22的淡掺杂井区221、浅通道绝缘层26；源极区域23及沟道区域24是与前一实施例相同，在此不再赘述。其主要不同是汲极区域22中包括有二浓掺杂区域222，且每一浓掺杂区域222于邻近对应沟道区域24的侧边形成数个梯形凸出，使其形成多个放电转角27。
图6是本发明一第五实施例的俯视图，其大部分组件例如包括汲极区域22的淡掺杂井区221、浅通道绝缘层26；源极区域23及沟道区域24皆与前一实施例相同，在此不再赘述，其主要不同处是在汲极区域22中的二浓掺杂区域222′于邻近对应沟道区域24的侧边形成数个三角状凸出，使其形成多个放电转角27′。
图7是本发明一第六实施例的俯视图，其大部分组件例如包括汲极区域22的淡掺杂井区221、浅通道绝缘层26；源极区域23及沟道区域24皆与前一实施例相同，在此不再赘述，其主要不同处是在汲极区域22中的二浓掺杂区域222″于邻近对应沟道区域24的侧边形成数个圆弧状凸出，使其形成多个放电转角27″。
如图8a及图8b所示，是本发明一第七实施例的俯视图及沿着B-B切线的剖面图，其是藉由一主动式光罩(图中未视)定义出主动区域40、41及42，然后再于主动区域40、42上形成源极区域23及于主动区域41上形成汲极区域22的浓掺杂区域222，而在本实施例中，其浓掺杂区域222的两侧边是梯形，亦可如前述为三角形、弧形的结构。其绝缘区域26不与浓掺杂区域22相接触(如图8b所示)。
上述各实施例亦可以例如P型金氧半晶体管(PMOS)达成，若如图9所示使用PMOS晶体管，则其源极区域50为P型掺杂区；汲极区域51的浓掺杂区域510及淡掺杂井区511为P型掺杂区，该基板52为N型掺杂基板，其中源极区域50是耦接至高电源端(VDD)，汲极区域51则耦接至输出入垫片(I/O pad)上。
藉由上述实施例，本发明的确可以藉由汲极区域中浓掺杂区域的宽度变化，使汲极区域侧边形成多个放电转角，如此可使电流路径分散，达到增进静电放电导通效能及增进导通的均匀度的功效。
Claims (30)
1、一静电放电防护组件结构，是包括：
一基板；
一沟道区域，形成于该基板表面的既定位置上，该沟道区域具有一第一侧及一第二侧；
一源极区域，邻接于该第一侧；及
一汲极区域，邻接于该第二侧，是包括一浓掺杂区域及形成于该浓掺杂区域下方的一淡掺杂井区，其中，该浓掺杂区域的宽度是沿一纵轴方向而变化，使该浓掺杂区域的一侧边至该沟道区域的该第二侧呈不等距离。
2、根据权利要求1所述的静电放电防护组件结构，其特征是：该静电防护组件是一N型金属氧化半导体(NMOS)组件，其中该源极区域是N型掺杂区；该汲极区域的该浓掺杂区域及该淡掺杂井区是N型掺杂区该基板是一P型掺杂基板。
3、根据权利要求2所述的静电放电防护组件结构，其特征是：该源极区域是耦接至一接地端，该浓掺区域是耦接至一输出入垫片。
4、根据权利要求1所述的静电放电防护组件结构，其特征是：该静电防护组件是一P型金属氧化半导体(PMOS)组件，其中该源极区域是P型掺杂区；该汲极区域的该浓掺杂区域及该淡掺杂井区是P型掺杂区，该基板是N型掺杂基板。
5、根据权利要求4所述的静电放电防护组件结构，其特征是：该源极区域是耦接至一高电源端，该浓掺杂区域是耦接至输出入垫片上。
6、根据权利要求1所述的静电放电防护组件结构，其特征是：在该浓掺杂区域及该沟道区域之间，更进一步设有一绝缘层。
7、根据权利要求6所述的静电放电防护组件结构，其特征是：在该浓掺杂区域被该绝缘层所环绕，且该浓掺杂区域与该绝缘层相接触(butting)。
8、根据权利要求6所述的静电放电防护组件结构，其特征是：在该浓掺杂区域被该绝缘层所环绕，且该浓掺杂区域与该绝缘层不相接触。
9、根据权利要求8所述的静电放电防护组件结构，其特征是：该绝缘层是浅通道绝缘层。
10.根据权利要求1所述的静电放电防护组件结构，其特征是：该浓掺杂区域的该侧边是形成数个梯形凸出。
11.根据权利要求1所述的静电放电防护组件结构，其特征是：该浓掺杂区域的该侧边是形成数个三角状凸出。
12.根据权利要求1所述的静电放电防护组件结构，其特征是：该浓掺杂区域的该侧边是形成数个圆弧状凸出。
13.根据权利要求1所述的静电放电防护组件结构，其特征是：该静电放电防护组件具有复数沟道区域以及复数源极区域，该汲极区域是一共享汲极，以形成一指状MOS。
14.根据权利要求1所述的静电放电防护组件结构，其特征是：该沟道区域上设有栅极结构，且该栅极结构耦接到一电源线或是受一前置驱动电路控制。
15.一指状静电放电防护组件结构，是包括：
一基板；
二源极区域，形成于该基板表面的既定位置上；
一汲极区域，设于该源极区域之间，该汲极区域具有至少一浓掺杂区域及形成于该浓掺杂区域下方的一淡掺杂井区；
二沟道区域，各该沟道区域是形成于一对应源极区域及该汲极区域之间；及
其中，该浓掺杂区域的宽度是沿一纵轴方向而变化，使该浓掺杂区域的一侧边至该对应沟道区域呈不等距离。
16.根据权利要求15所述的静电放电防护组件结构，其特征是：该静电防护组件是一N型金属氧化半导体组件，各该源极区域是N型掺杂区；该汲极区域的该浓掺杂区域及该淡掺杂井区是N型掺杂区，该基板是一P型掺杂基板。
17.根据权利要求16所述的静电放电防护组件结构，其特征是：该源极区域是耦接至一接地端，该浓掺区域是耦接至一输出入垫片。
18.根据权利要求15所述的静电放电防护组件结构，其特征是：该静电防护组件是一P型金属氧化半导体组件，各该源极区域是P型掺杂区；该汲极区域的该浓掺杂区域及该淡掺杂井区是P型掺杂区，该基板是N型掺杂基板。
19.根据权利要求18所述的静电放电防护组件结构，其特征是：各该源极区域是耦接至一高电源端，该浓掺杂区域是耦接至一输出入垫片上。
20.根据权利要求15所述的静电放电防护组件结构，其特征是：在该浓掺杂区域及该对应沟道区域之间，更进一步设有一绝缘层。
21.根据权利要求20所述的静电放电防护组件结构，在该浓掺杂区域被该绝缘层所环绕，且该浓掺杂区域与该绝缘层相接触。
22.根据权利要求20所述的静电放电防护组件结构，在该浓掺杂区域被该绝缘层所环绕，且该浓掺杂区域与该绝缘层不相接触。
23.根据权利要求22所述的静电放电防护组件结构，其特征是：该绝缘层是浅通道绝缘层。
24.根据权利要求15所述的静电放电防护组件结构，其特征是：该汲极区域具有单一浓掺杂区域，并于该浓掺杂区域的第一侧边及第二侧边形成数个梯形凸出。
25.根据权利要求15所述的静电放电防护组件结构，其特征是：该汲极区域具有单一浓掺杂区域，并于该浓掺杂区域的第一侧边及第二侧边形成数个三角状凸出。
26.根据权利要求15所述的静电放电防护组件结构，其特征是：该汲极区域具有单一浓掺杂区域，并于该浓掺杂区域的第一侧边及第二侧边形成有数个圆弧状凸出。
27.根据权利要求15所述的静电放电防护组件结构，其特征是：该汲极区域具有二浓掺杂区域，并于各该浓掺杂区域于邻近沟道区域的侧边形成数个梯形凸出。
28.根据权利要求15所述的静电放电防护组件结构，其特征是：该汲极区域具有二浓掺杂区域，并于各该浓掺杂区域于邻近沟道区域的侧边形成数个三角状凸出。
29.根据权利要求15所述的静电放电防护组件结构，其特征是：该汲极区域具有二浓掺杂区域，并于各该浓掺杂区域于邻近沟道区域的侧边形成数个圆弧状凸出。
30.根据权利要求15所述的静电放电防护组件结构，其特征是：各该沟道区域上设有栅极结构，且该栅极结构耦接到一电源线或是受一前置驱动电路控制。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070808 |
|
| CX01 | Expiry of patent term |