CN1233040C - Esd保护电路元件 - Google Patents
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Abstract
一种由基纳二极管所构成的ESD保护电路元件，包含有：一基纳二极管，设于一半导体晶片的基底中；一介电层，设于该基底上；一护垫金属，设于该基纳二极管上方的该介电层表面；至少一第一接触插塞，设于该介电层之中，并电连接该护垫金属与该基纳二极管；一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面；至少一掺杂区域，设于该基纳二极管的外的基底中；至少一电力线，设于该半导体晶片的该保护层上；以及至少一第二接触插塞，用来电连接该掺杂区域以及该电力线；因本发明将一基纳二极管形成于一护垫之下，可节省习知技术中MOS二极管在晶片上所占的元件空间，同时该基纳二极管可通过该护垫的光罩当作反光罩而形成，能节省习知技术的繁复制程。
Description
技术领域
本发明涉及半导体制造技术，提供一种由基纳二极管(Zener diode)构成的ESD保护电路元件，尤指一种结合护垫(pad)与基纳二极管的ESD保护电路元件。
背景技术
静电放电(electrostatic discharge，简称ESD)现象是半导体制程中一种常见的现象，其所带来的过量电荷，会在极短的时间内经由集成电路的I/O接脚(pin)传入集成电路中，而破坏集成电路的内部电路(internal circuit)。为了解决此一问题，厂商通常在内部电路与I/O接脚之间设置一保护电路，该保护电路必须在静电放电的脉冲(pulse)未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少ESD现象所导致的破坏。
习知避免静电脉冲造成静电崩溃(electrostatic breakdown)的方法，是利用一N型井-P型基底构成的二极管(n well-p substrate diode)或是一金属氧化半导体场效晶体管(MOSFET)构成的寄生二极管(parasitic)作为ESD保护电路元件。请参阅图1，图1为习知一金属氧化半导体二极管(MOS diode)作为ESD保护电路元件的结构示意图。该金属氧化半导体二极管形成于一P型基底10上，P型基底10的表层形成有一N型井11区域，且N型井11中包含有一P型源极12以及一P型漏极14。一由多晶硅(polycrystalline silicon)构成的栅极导电层16形成于一栅极氧化层18之上，且位于N型井11区域表面的源极12与漏极14之间，因此构成一PMOS晶体管。一高掺杂浓度的n+收集区域(n+ pickup region)20相邻于P型源极12，且N型收集区域20与P型源极12之上形成有一共用的源极电极(common source electrode)22。
相对地，于P型基底10另一端的表层形成有一P型井31区域，且P型井31中包含有一N型源极32以及一N型漏极34。一由多晶硅(polycrystallinesilicon)构成的栅极导电层36形成于一栅极氧化层38之上，且位于P型井31区域表面的源极32与漏极34之间，因此构成一NMOS晶体管。一高掺杂浓度的p+收集区域(p+ pickup region)40相邻于N型源极32，且p+收集区域40与N型源极32之上形成有一共用的源极电极(common source electrode)42。一漏极电极44同时与PMOS的P型漏极14以及NMOS的N型漏极34接触，并且与电路的输入(input)与输出(output)端相连。其中，P型基底10中的P型井31区域与N型漏极34构成一P型井-N型漏极二极管(p well-n drain diode)45，而N型井11区域与P型漏极14则构成一N型井-P型漏极二极管(n well-p drain diode)46。二极管45、46构成一ESD保护电路元件，以避免来自输入与输出端的静电脉冲(electrostatic pulses)造成静电崩溃。
然而，由于二极管45、46具有很高的内电阻(internal resistance)，所以需要一较大的二极管面积(diode area)，以充分承收该电路的输入与输出(I/O)端所导入的静电脉冲(electrostatic pulses)。因此习知技术不仅需要利用一较繁复制程来制作上述结构复杂的二极管ESD保护电路元件，并且这种ESD保护电路元件亦会占据大幅的布局面积(layout area)。
发明内容
因此本发明的主要目的即在提供一种由基纳二极管所构成的ESD保护电路元件，且该基纳二极管形成于一护垫之下，以解决上述制程繁复与布局面积过大所造成的问题。
在本发明的最佳实施例中，该ESD保护电路元件包含有：一基纳二极管，设于一半导体晶片的基底中；一介电层，设于该基底上；一护垫金属(pad metal)，设于该基纳二极管上方的该介电层表面；至少一第一接触插塞(contact plug)，设于该介电层之中，并电连接该护垫金属与该基纳二极管；一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面；至少一掺杂区域，设于该基纳二极管的外的基底中；至少一电力线(power line)，设于该半导体晶片的该保护层上；以及至少一第二接触插塞，用来电连接该掺杂区域以及该电力线。
由于本发明提供的ESD保护电路元件，是直接将一基纳二极管形成于一护垫之下，因此可以节省习知技术中金属氧化半导体二极管(MOS diode)在晶片上所占具的大幅面积，同时该基纳二极管更可以通过该护垫的反光罩来形成，以有效简化半导体制程。
附图说明
图1为习知一金属氧化半导体二极管(MOS diode)的结构示意图；
图2至图5为本发明制作一种利用基纳二极管的ESD保护电路元件的方法示意图；
图6为本发明的ESD保护电路元件的剖面结构示意图。
图示的符号说明：
10基底 11N型井 12、32源极 14、34漏极
16、36栅极导电层 18、38栅极氧化层
20 n+收集区域 31 P型井 40 p+收集区域 42源极电极
44漏极电极 45、46二极管 60半导体晶片 61硅基底
62介电层 64第一光阻层 65接触洞
66第一接触插塞 68护垫金属 70保护层 72第二光阻层73
护垫开口 74基纳二极管 75掺杂区
76第二接触插塞 78电力线
具体实施方式
请参阅图2至图5，图2至图5为本发明制作一种由基纳二极管所构成的ESD保护电路元件的方法示意图。如图2所示，该ESD保护电路元件形成于一半导体晶片60的一P型硅基底(silicon substrate)61之上。本发明先于半导体晶片表面依序形成一介电层62以及一第一光阻层64，然后利用一黄光暨蚀刻制程于介电层62中形成复数个接触洞(contact hole)65。
如图3所示，在去除半导体晶片60表面的第一光阻层64之后，接着于半导体晶片60表面沉积一第一金属层(未显示)填满接触洞65，并利用一化学机械研磨或回蚀刻制程，以形成复数个接触插塞(contact plug)66。随后沉积一第二金属层，并进行一黄光暨蚀刻制程，以于各接触插塞66上方，形成至少一相对应的护垫金属(pad metal)68，然后于半导体晶片60表面形成一保护层(passivation layer)70并覆盖于护垫金属68上方。其中，接触插塞66以及护垫金属68亦可以利用双镶嵌(dual damascene)制程来加以形成。
然后如图4所示，于半导体晶片60表面形成一第二光阻层72，并进行一黄光暨蚀刻制程以于各护垫金属68上方的保护层70中定义并形成一护垫开口(padopen)73。随后依序进行一第一及第二离子布植制程，该第一离子布植制程为一N型或P型离子布植制程，而该第二离子布植制程为一P型或N型离子布植制程，然后利用一不同的布值能量或是不同掺质重量以选择性地于基底中形成一N型掺杂区域在上，而P型掺杂区域在下，或是一P型掺杂区域在上，而N型掺杂区域在下的基纳二极管74，如图5所示。其中基纳二极管74中的N掺质剂量约为E13～E14cm-2，P掺质剂量约为E13～E14cm-2。
值得注意的是，上述本发明的制作一种由基纳二极管所构成的ESD保护电路元件的方法，仅提供一最佳制程实施例，也就是说，该第一离子布植制程或该第二离子布植制程亦可实施于介电层62的沉积步骤或各接触洞65的制程之前，甚至先进行其中的一的离子布植制程，然后于形成护垫开口73之后，再进行另外一离子布植制程，以于护垫金属68下方形成基纳二极管74。
请参考图6，图6为本发明的ESD保护电路元件的剖面结构示意图。ESD保护电路元件包含有形成于一半导体晶片60的P型硅基底61的基纳二极管74，基纳二极管74上方形成有一护垫金属(pad metal)68，护垫金属68与基纳二极管74之间设有一介电层62来加以分隔，且介电层62中形成有复数个第一接触插塞66以电连接基纳二极管74与护垫金属68，而护垫金属68上另设有一输入与输出(I/O)端(未显示)，以接受外来的正负脉波。此外，护垫金属68上方另设有一保护层70，用来保护半导体晶片60所有的内部电路，其上并形成有复数个护垫开口(pad open)73以暴露各护垫金属68的位置。此外，与基纳二极管74相邻的硅基底61中另外形成有复数个P型掺杂区75，且各P型掺杂区75上方形成有复数个接触插塞76，用来电连接后续形成于半导体晶片60中的电力线(powerline)78；该电力线用来排出(sink)护垫金属所承受的静电脉冲的电流。
当一正脉波(positive pulse)从护垫金属68输入时，该正脉波会经由各接触插塞66而被传递至基纳二极管74，此时，对基纳二极管74而言，其电性表现为一逆向偏压区，且基纳二极管74的特征即位于该逆向偏压区时，输入电压可以在某一范围的内变动，而不影响一几乎固定的输出电压。而当一负脉波(negative pulse)从护垫金属68输入时，该负脉波会经由第一接触插塞66而传至基纳二极管74，此时，对基纳二极管74而言，其电性表现为一顺向偏压区，且基纳二极管74于该顺向偏压区有一障壁电压(barrier voltage)，而当该负脉波的电压未达该障壁电压时，其顺向电流便趋近于零，于是便达到保护电路的目的。其中，该负脉波(negative pulse)经由接触插塞76而接地。
反之，当本发明的ESD保护电路元件形成于一N型硅基底或N型井中时，此时，与接触插塞66电连接的掺杂区则为一N型掺杂区，而前述的操作方式便约略相反。此外。本发明的ESD保护电路元件亦可将硅基底直接接地，以节省各该N型或P型掺杂区、接触插塞以及电力线所需的制程。
相较于习知技术，本发明提供的ESD保护电路元件，是将一基纳二极管形成于一护垫之下，因此可以节省习知技术中金属氧化半导体二极管(MOS diode)在晶片上占了相当大的元件空间，同时该基纳二极管可以通过该护垫的光罩当作反光罩而形成，因此可以节省习知技术的繁复制程。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (18)
1.一种ESD保护电路元件，其特征是：该ESD保护电路元件包含有：
一基纳二极管，设于一半导体晶片的基底中；
一介电层，设于该基底上；
一护垫金属，设于该基纳二极管上方的该介电层表面；
至少一第一接触插塞，设于该介电层之中，并电连接该护垫金属与该基纳二极管；以及
一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面。
2.如权利要求1所述的ESD保护电路元件，其特征是：另包含有：
至少一掺杂区域，设于该基纳二极管之外的基底中；
至少一电力线，设于该半导体晶片的该介电层上；以及
至少一第二接触插塞，用来电连接该掺杂区域以及该电力线。
3.如权利要求1所述的ESD保护电路元件，其特征是：该基纳二极管由一N型掺杂区域以及一P型掺杂区域上、下堆叠所构成。
4.如权利要求3所述的ESD保护电路元件，其特征是：该基底为一P型硅基底。
5.如权利要求3所述的ESD保护电路元件，其特征是：该基底为一P型井。
6.如权利要求1所述的ESD保护电路元件，其特征是：该基纳二极管由一P型掺杂区域以及一N型掺杂区域上、下堆叠所构成。
7.如权利要求6所述的ESD保护电路元件，其特征是：该基底为一N型硅基底。
8.如权利要求6所述的ESD保护电路元件，其特征是：该基底为一N型井。
9.如权利要求1所述的ESD保护电路元件，其特征是：该基纳二极管由一P型掺杂区域以及一N型掺杂区域堆叠构成，且该P型掺杂区域以及该N型掺杂区域的掺质剂量均约为E13～E14cm-2。
10.一种ESD保护电路元件，其特征是：该ESD保护电路元件包含有：
一基纳二极管，设于一半导体晶片的基底中；以及
一护垫金属，设于该基纳二极管上方并电连接于该基纳二极管；
至少一掺杂区域，设于该基纳二极管的外的基底中；
至少一电力线，设于该半导体晶片的该介电层上；以及
至少一第二接触插塞，用来电连接该掺杂区域以及该电力线；
其中该电力线用来排出该护垫金属所承受的静电脉冲的电流。
11.如权利要求10所述的ESD保护电路元件，其特征是：另包含有：
一介电层，设于该基底上；
至少一第一接触插塞，设于该介电层之中，并电连接该护垫金属与该基纳二极管；以及
一保护层，覆盖于该半导体晶片表面，并暴露该护垫金属的部分表面；
其中该基底处于一接地状态，以释放该护垫金属所承受的静电脉冲。
12.如权利要求10所述的ESD保护电路元件，其特征是：该基纳二极管由一N型掺杂区域以及一P型掺杂区域上、下堆叠所构成。
13.如权利要求12所述的ESD保护电路元件，其特征是：该基底为一P型硅基底。
14.如权利要求12所述的ESD保护电路元件，其特征是：该基底为一P型井。
15.如权利要求10所述的ESD保护电路元件，其特征是：该基纳二极管由一P型掺杂区域以及一N型掺杂区域上、下堆叠所构成。
16.如权利要求15所述的ESD保护电路元件，其特征是：该基底为一N型硅基底。
17.如权利要求15所述的ESD保护电路元件，其特征是：该基底为一N型井。
18.如权利要求10所述的ESD保护电路元件，其特征是：该基纳二极管由一P型掺杂区域以及一N型掺杂区域堆叠构成，且该P型掺杂区域以及该N型掺杂区域的掺质剂量均约为E13～E14cm-2。
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Effective date of registration: 20180102 Address after: No. 88 Lianhua Avenue, Jinjiang City, Quanzhou, Fujian Patentee after: FUJIAN JINHUA INTEGRATED CIRCUIT Co.,Ltd. Address before: Hsinchu City, Taiwan, China Patentee before: UNITED MICROELECTRONICS Corp. |
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| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20051221 |