CN1881580A - 静电放电防护电路布局架构 - Google Patents
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Abstract
本发明提供一种静电放电防护电路布局架构，包括：第一金属氧化物半导体元件区、第二金属氧化物半导体元件区以及第二掺杂型态的掺杂区。其中第一金属氧化物半导体元件区，具有第一掺杂型态的至少一源/漏极区；第二金属氧化物半导体元件区，具有第一掺杂型态的至少一源/漏极区，相邻于第一金属氧化物半导体元件区；以及第二掺杂型态的一掺杂区，设置于第一金属氧化物半导体元件以及第二金属氧化物半导体元件的源/漏极区之间，因此，于掺杂区以及源/漏极区交界处形成至少一二极管，以于静电放电事件时释放静电放电电荷。本发明所述静电放电防护电路布局架构，改善对于正静电放电电荷的静电放电防护能力。
Description
技术领域
本发明是有关于一种集成电路(IC)设计，特别是有关于一种静电放电(electrostatic discharge，ESD)防护电路的布局设计。
背景技术
IC中MOS元件的栅极氧化层容易受到ESD的破坏。栅极氧化层可能因为接触到稍微高于IC的供应电压的电压而损毁。自然环境的静电电压来源通常是几千甚至几万伏特。即使电荷量或产生的电流非常的小，这样的电压仍具有破坏性。基于此原因，IC中的核心电路通常伴随着ESD防护电路，在IC遭受静电放电破坏前将静电荷释放。
由于绝缘层上覆硅(silicon-on-insulator，SOI)技术的优点优于基体硅(bulk-silicon)技术，例如可避免电路闭锁或产生较小的接面电容等，所以SOI技术在低电压且高操作速度的运用上越来越普及。二极管是为用于SOI技术中的传统ESD防护装置。由于二极管具有低触发电压、低导通电阻以及高ESD防护能力，所以可作为一种用于晶片的ESD防护的有效装置。然而，传统的二极管对于负ESD电荷并不具有效的防护能力。
T形栅极PMOS元件为传统针对负ESD电荷的ESD防护装置，此T形栅极PMOS元件是透过SOI技术而构成。T形栅极PMOS元件是为设置于源/漏极掺杂区上的T型复晶硅栅极层。然而T形栅极PMOS元件并不像二极管可对正ESD电荷提供有效的ESD防护。
因此，应用于SOI技术所使用的ESD防护电路必须具有对于正/负ESD电荷皆可提供有效防护功能的布局架构。
图1是显示绝缘层上覆硅(silicon-on-insulator，SOI)技术中适用于传统二极管的布局架构100。布局架构100中的每一个二极管是形成于N型与P型掺杂区的交界处。例如，二极管102包括复晶硅层104、N型掺杂区106以及P型掺杂区108，另一二极管110包括复晶硅层112、N型掺杂区114以及P型掺杂区108。
由于二极管具有低触发电压、低导通电阻以及高ESD防护能力，所以通常用于晶片的ESD防护。然而，当ESD防护单独使用传统二极管且不搭配任何晶体管时，对负ESD电荷并不具有效的防护能力。
图2是显示SOI技术中适用于传统T形栅极PMOS元件的布局架构200。布局架构200中的每一个T形栅极晶体管包括复晶硅栅极层202与形成于其两侧的P型源/漏极区204。复晶硅栅极层202具有T型结构。P型源/漏极区204可作为PMOS元件的源极或漏极。N型掺杂区208是为阱区的阱区接触区(未图式)，相关领域的人士皆了解其是应用于P型源/漏极区204。
当ESD防护单独使用T形栅极PMOS元件且不搭配任何二极管时，对正ESD电荷并不具有效的防护能力。因此，ESD防护电路最好包括二极管以及T形栅极PMOS元件，以保护核心电路免于受到正/负ESD电荷的破坏。故，需要一种包括二极管以及T形栅极PMOS元件的ESD防护电路的简洁(compact)的布局架构。
发明内容
本发明提供一种适用于静电放电(ESD)防护电路布局架构。上述布局架构包括第一MOS(金属氧化物半导体)元件区、第二MOS元件区以及掺杂区。第一MOS元件区具有至少一第一掺杂型态的源/漏极区。第二MOS元件区与第一MOS元件区相邻，且具有至少一第一掺杂型态的源/漏极区。第二掺杂型态的掺杂区是设置介于第一MOS元件的源/漏极区与第二MOS元件的源/漏极区之间，因此于掺杂区与源/漏极区的交界处形成至少一二极管，以于静电放电事件时释放ESD电荷。
本发明所述的静电放电防护电路布局架构，上述第一掺杂型态是为P型且上述第二掺杂型态是为N型。
本发明所述的静电放电防护电路布局架构，更包括至少一复晶硅层，形成于上述掺杂区以及第一、第二金属氧化物半导体元件的上述源/漏极区交界处的一侧。
本发明所述的静电放电防护电路布局架构，上述掺杂区具有约介于10-3μm与103μm之间的一宽度，且上述掺杂区的掺质密度约介于1010cm-3与1024cm-3之间。
本发明所述的静电放电防护电路布局架构，上述第一金属氧化物半导体元件区、第二金属氧化物半导体元件区以及掺杂区是形成于一半导体层，上述半导体层透过一绝缘层与一半导体基底分离。
本发明所述的静电放电防护电路布局架构，上述掺杂区是透过一离子注入技术注入杂质，且上述掺杂区的杂质注入的能量级约介于0至1000M电子伏特之间。
本发明还提供一种静电放电防护电路布局架构，所述静电放电防护电路布局架构包括：一硅层，经由一绝缘层与一半导体基底分离；一第一金属氧化物半导体元件区，具有一第一掺杂型态的至少一源/漏极区，形成于上述硅层；一第二金属氧化物半导体元件区，具有上述第一掺杂型态的至少一源/漏极区，形成于上述硅层，且相邻于上述第一金属氧化物半导体元件区；以及一第二掺杂型态的一掺杂区，设置于上述第一金属氧化物半导体元件以及第二金属氧化物半导体元件的上述源/漏极区之间，因此上述掺杂区以及源/漏极区的交界处是形成至少一二极管，以于一ESD事件时释放ESD电荷。
本发明所述的静电放电防护电路布局架构，上述第一掺杂型态是为P型且上述第二掺杂型态是为N型。
本发明所述的静电放电防护电路布局架构，更包括至少一复晶硅层，形成于上述掺杂区以及上述第一或第二金属氧化物半导体元件的上述源/漏极区的交界处的一侧。
本发明所述的静电放电防护电路布局架构，上述掺杂区具有约介于10-3μm与103μm间的一宽度，且上述掺杂区的掺杂密度约介于1010cm-3与1024cm-3之间。
本发明所述的静电放电防护电路布局架构，上述掺杂区是透过一离子注入技术注入杂质，且上述掺杂区的杂质注入的能量级约介于0至1000M电子伏特之间。
本发明又提供一种静电放电防护电路布局架构，所述静电放电防护电路布局架构包括：一硅层，通过一绝缘层与一半导体基底分离；一第一P型金属氧化物半导体元件区，具有一第一复晶硅栅极层于上述硅层上，且至少一第一P型源/漏极区形成并相邻于上述硅层上的上述第一复晶硅栅极层；一第二P型金属氧化物半导体元件区，具有一第二复晶硅栅极层于上述硅层上，且至少一第二P型源/漏极区形成并相邻于上述硅层上的上述第二复晶硅栅极层，其中上述第二P型金属氧化物半导体元件区是相邻于上述第一P型金属氧化物半导体元件区；以及一N型掺杂区，设置于上述第一P型以及第二P型源/漏极区之间，因此于上述N型掺杂区以及上述第一、第二P型源/漏极区的交界处形成至少一二极管，以于ESD事件时释放ESD电荷。
本发明又提供一种静电放电防护电路布局架构，上述掺杂区具有约介于10-3μm与103μm间的一宽度，且上述掺杂区的掺杂密度约介于1010cm-3与1024cm-3之间。
本发明又提供一种静电放电防护电路布局架构，上述掺杂区是透过一离子注入技术注入杂质，且上述掺杂区的杂质注入的能量级约介于0至1000M电子伏特之间。
本发明所述静电放电防护电路布局架构，改善对于正ESD电荷的ESD防护能力。
附图说明
图1是显示传统二极管的布局架构；
图2是显示传统T形栅极PMOS元件的布局架构；
图3是显示根据本发明一实施例的ESD防护电路的布局架构。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
图3是显示根据本发明一实施例的ESD防护电路布局架构300，包括T形栅极PMOS元件以及二极管，以提供对于正/负ESD电荷的ESD防护。通过于PMOS元件的P型源/漏极区间设置N型掺杂区以形成二极管。掺杂区的三明治排列结构可重复多次使用于布局中。因此二极管以及T形栅极PMOS元件可紧密的建构配置。
每一个T形栅极PMOS元件区314包括形成部分栅极结构的复晶硅栅极层306，以及形成于复晶硅栅极层306的两侧的P型源/漏极区310。P型源/漏极区310可作为PMOS元件的源极或漏极。布局架构300中的二极管302、304是由N型掺杂区308以及其邻近的P型源/漏极区310构成。至少一复晶硅层305形成于N型掺杂区以及其邻近的P型源/漏极区310的边界上。N型掺杂区312是为阱区的阱区接触区(未图式)，相关领域的人士皆了解其是应用于P型源/漏极区310。
在本实施例中，N型掺杂区308以及PMOS元件区314是建构于硅层上，使用SOI技术透过绝缘层使其与半导体基底分离。为了让图式更浅显易懂，硅层、绝缘层以及半导体基底并未显示于图式中。N型掺杂区308的宽度约介于10-3和103微米(μm)间。N型掺杂区308侧边与P型源/漏极区310的交界处是形成二极管302、304的PN结。N型掺杂区308透过离子注入技术于约介于0至1000M电子伏特之间的注入能量级下执行注入，其掺质密度约介于1010至1024cm-3间。值得注意的是于本发明另一实施例中，掺杂区310、308的掺杂型态可互相调换。
由T形栅极PMOS元件区314以及二极管302、304构成的ESD防护电路布局架构可改善对于正ESD电荷的ESD防护能力，相反的，只有T形栅极PMOS元件而没有二极管的ESD防护电路，对于正ESD电荷不具有效的ESD防护能力。表1针对本发明所提出的ESD防护电路布局架构与只使用T形栅极PMOS元件的ESD防护装置做ESD防护能力的比较。
表1
| 架构 | 装置大小 | -IT/Vcc | +IT/Vcc |
| T-GT-G+DT-GT-G+D | 360μm360μm600μm600μm | -0.52A-0.52A-0.9A-0.9A | +0.2A+0.9A+0.3A+4.2A |
表1是显示八种不同的实验结果，提供八种不同的ESD电路的最大ESD电流释放能力。上述八种实验中，其中四种实验于正ESD电流下执行，另外四种实验于负ESD电流下执行。针对负ESD电流的实验结果是显示于标示为“-IT/Vcc”这一栏，针对正ESD电流的实验结果是显示于标示为“+IT/Vcc”这一栏。本实验中使用两种不同尺寸的装置，第一类尺寸的装置的总宽度为360μm，第二类装置的总宽度为600μm。在每种不同尺寸的装置的测试中，皆对单独使用T形栅极PMOS的元件以及具有T形栅极PMOS的元件以及二极管的电路做测试。
在正ESD电流的情况下，只使用T形栅极PMOS的元件以及具有T形栅极PMOS的元件以及二极管的电路的测试结果有很大的差异。具有T形栅极PMOS的元件以及二极管的电路可承受最大电流的能力较佳于只使用T形栅极PMOS的元件。此实验结果，对于不同尺寸的装置皆成立。根据本发明揭露的ESD电路，总宽度为360μm的装置的流释放能力为+0.9安培(A)，然而传统单独使用T形栅极PMOS元件的电路设计的ESD电流释放能力为+0.2安培。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100、200、300：布局架构
102、110、302、304：二极管
104、112、305：复晶硅层
106、114、208、308、312：N型掺杂区
108：P型掺杂区
202、306：复晶硅栅极层
204、310：P型源/漏极区
314：PMOS元件区
Claims (14)
1.一种静电放电防护电路布局架构，其特征在于，所述静电放电防护电路布局架构包括：
一第一金属氧化物半导体元件区，具有一第一掺杂型态的至少一源/漏极区；
一第二金属氧化物半导体元件区，具有上述第一掺杂型态的至少一源/漏极区，相邻于上述第一金属氧化物半导体元件区；以及
一第二掺杂型态的一掺杂区，设置于上述第一金属氧化物半导体元件的上述源/漏极区以及上述第二金属氧化物半导体元件的上述源/漏极区之间，因此，于上述掺杂区以及源/漏极区交界处形成至少一二极管，以于一静电放电事件时释放静电放电电荷。
2.根据权利要求1所述的静电放电防护电路布局架构，其特征在于，上述第一掺杂型态是为P型且上述第二掺杂型态是为N型。
3.根据权利要求1所述的静电放电防护电路布局架构，其特征在于，更包括至少一复晶硅层，形成于上述掺杂区以及第一、第二金属氧化物半导体元件的上述源/漏极区交界处的一侧。
4.根据权利要求1所述的静电放电防护电路布局架构，其特征在于，上述掺杂区具有介于10-3μm与103μm之间的一宽度，且上述掺杂区的掺质密度介于1010cm-3与1024cm-3之间。
5.根据权利要求1所述的静电放电防护电路布局架构，其特征在于，上述第一金属氧化物半导体元件区、第二金属氧化物半导体元件区以及掺杂区是形成于一半导体层，上述半导体层透过一绝缘层与一半导体基底分离。
6.根据权利要求4所述的静电放电防护电路布局架构，其特征在于，上述掺杂区是透过一离子注入技术注入杂质，且上述掺杂区的杂质注入的能量级介于0至1000M电子伏特之间。
7.一种静电放电防护电路布局架构，其特征在于，所述静电放电防护电路布局架构包括：
一硅层，经由一绝缘层与一半导体基底分离；
一第一金属氧化物半导体元件区，具有一第一掺杂型态的至少一源/漏极区，形成于上述硅层；
一第二金属氧化物半导体元件区，具有上述第一掺杂型态的至少一源/漏极区，形成于上述硅层，且相邻于上述第一金属氧化物半导体元件区；以及
一第二掺杂型态的一掺杂区，设置于上述第一金属氧化物半导体元件以及第二金属氧化物半导体元件的上述源/漏极区之间，因此上述掺杂区以及源/漏极区的交界处是形成至少一二极管，以于一静电放电事件时释放静电放电电荷。
8.根据权利要求7所述的静电放电防护电路布局架构，其特征在于，上述第一掺杂型态是为P型且上述第二掺杂型态是为N型。
9.根据权利要求7所述的静电放电防护电路布局架构，其特征在于，更包括至少一复晶硅层，形成于上述掺杂区以及上述第一或第二金属氧化物半导体元件的上述源/漏极区的交界处的一侧。
10.根据权利要求7所述的静电放电防护电路布局架构，其特征在于，上述掺杂区具有介于10-3μm与103μm间的一宽度，且上述掺杂区的掺杂密度介于1010cm-3与1024cm-3之间。
11.根据权利要求10所述的静电放电防护电路布局架构，其特征在于，上述掺杂区是透过一离子注入技术注入杂质，且上述掺杂区的杂质注入的能量级介于0至1000M电子伏特之间。
12.一种静电放电防护电路布局架构，其特征在于，所述静电放电防护电路布局架构包括：
一硅层，通过一绝缘层与一半导体基底分离；
一第一P型金属氧化物半导体元件区，具有一第一复晶硅栅极层于上述硅层上，且至少一第一P型源/漏极区形成并相邻于上述硅层上的上述第一复晶硅栅极层；
一第二P型金属氧化物半导体元件区，具有一第二复晶硅栅极层于上述硅层上，且至少一第二P型源/漏极区形成并相邻于上述硅层上的上述第二复晶硅栅极层，其中上述第二P型金属氧化物半导体元件区是相邻于上述第一P型金属氧化物半导体元件区；以及
一N型掺杂区，设置于上述第一P型以及第二P型源/漏极区之间，因此于上述N型掺杂区以及上述第一、第二P型源/漏极区的交界处形成至少一二极管，以于静电放电事件时释放静电放电电荷。
13.根据权利要求12所述的静电放电防护电路布局架构，其特征在于，上述掺杂区具有介于10-3μm与103μm间的一宽度，且上述掺杂区的掺杂密度介于1010cm-3与1024cm-3之间。
14.根据权利要求13所述的静电放电防护电路布局架构，其特征在于，上述掺杂区是透过一离子注入技术注入杂质，且上述掺杂区的杂质注入的能量级介于0至1000M电子伏特之间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |