CN1604307A - 光半导体集成电路装置的制造方法 - Google Patents

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Abstract

一种光半导体集成电路装置的制造方法。在现有的光半导体集成电路装置中，由于在衬底上面形成多层配线层，故不能使光电二极管上面的层间绝缘层的膜厚均匀，光的入射出现偏差，得不到所需的光敏度。在本发明的光半导体集成电路装置(1)中，在衬底(4)上面形成多层配线层后，通过干蚀除去光电二极管(2)的反射防止膜上面的绝缘层。此时将阻挡金属层(26)用作蚀刻截断膜。这样，本发明可实现简化制造工序，通过采用干蚀谋求细微化。另外，由于反射防止膜自绝缘层露出，故可抑制入射光的偏差，谋求提高光敏度。

Description

光半导体集成电路装置的制造方法
技术领域
本发明涉及一种具有光电二极管的光半导体集成电路装置的制造方法，其目的在于消除层积在光电二极管上的绝缘层的膜厚的偏差，提高光电二极管的灵敏度。
背景技术
光敏元件和周边电路一体形成单片的光半导体装置不同于光敏元件和电路元件分别制作而混合集成IC化的装置。并且，光半导体装置成本可望降低。另外，光半导体装置对外部电磁场具有高抗干扰性。
在现有的内装光电二极管的光半导体装置中，例如，在N型衬底表面扩散杂质形成P型半导体层。并且，在比表面露出PN结的部分附近更靠外的外侧形成SiO2膜和SiO3N4膜交替重叠三层的高反射膜。而在光敏部周边，除用于连接P型半导体层和P型电极的接触孔的整个面上形成SiO3N4膜，形成光电二极管。(例如参照专利文献1。)
另外，在现有的内装光电二极管的光半导体装置中，例如，在P型衬底上层积非掺杂第一外延层和N型第二外延层。并且，在由分离区域划分的岛形区域上形成有光电二极管、电容元件、NPN晶体管。并且，在光电二极管形成区域，在第二外延层表面形成表面保护膜。这时除去表面保护膜上的氧化硅膜、聚酰亚胺类层间绝缘膜、外壳敷层。(例如参照专利文献2。)
专利文献1
特开平03-206671号公报(第2页、第1图)
专利文献2
特开平2001-320078号公报(第3～5页、第1图)
如上所述，在专利文献1中，相对N型衬底仅形成光电二极管元件。并且，衬底表面也是单层配线结构，反射防止膜露出。
但是，例如在内装光电二极管的光半导体集成电路装置中，在形成发光二极管等的半导体层表面上形成多层配线层。并且，在光半导体集成电路装置中，通过该配线层电连接各元件。因此，各配线层间必须绝缘，绝缘层采用无机材料的氧化硅膜、BPSG(Boron Phospho Silicate Glass)膜或有机材料的聚酰亚胺膜等。并且，当形成各层配线层时，使用SOG(Spin On Glass)膜等维持平坦性。
即，在现有的光半导体集成电路装置中，由于形成多层配线层，绝缘层的膜厚产生偏差。并且特别是在光电二极管形成区域上，由于其绝缘层的偏差，因光入射的位置不同反射率也不同。因此，存在光电二极管的灵敏度产生偏差的问题。
而在上述的专利文献2中，在内装光电二极管的半导体集成电路装置中，在光电二极管形成区域上作为表面保护膜仅覆盖氮化硅膜的单层膜。
但是，在专利文献2的发明中，将上述氮化硅膜用作湿蚀绝缘膜时的蚀刻截断膜。并且，通过湿蚀除去绝缘膜。因此，当湿蚀除去绝缘膜时，相对于衬底表面，在水平方向也进行蚀刻。结果，存在这样的问题，在湿蚀中难以蚀刻出所需结构，加工精度很差。
另外，当进行湿蚀去除时，水平方向和深度方向的蚀刻速度大致相等。因此，存在这样的问题，在湿蚀中难以细微加工，不能满足近年来超高集成化的要求。
发明内容
本发明是鉴于上述各问题而研发的，本发明的光半导体集成电路装置的制造方法包括如下工序：准备半导体衬底，在该半导体衬底上形成至少层积一层外延层的半导体层，在该半导体层上形成光电二极管；在所述光电二极管形成区域的所述半导体层表面形成氮化硅膜后，在该氮化硅膜上形成阻挡金属层；在所述半导体层上面层积绝缘层，利用干蚀自该绝缘层表面除去所述光电二极管形成区域的所述绝缘层；除去所述阻挡金属层，使所述氮化硅膜露出。因此，在本发明的光半导体集成电路装置的制造方法中，当除去在光电二极管形成区域上形成的绝缘层时，利用干蚀除去该绝缘层。这样，可提高蚀刻的加工精度，实现细微化加工。
在本发明的光半导体集成电路装置的制造方法中，在除去所述绝缘层的工序中，将所述阻挡金属层用作蚀刻截断层，利用所述干蚀除去所述绝缘层。由此，在本发明的光半导体集成电路装置的制造方法中，当除去形成在光电二极管形成区域上的绝缘层时，将阻挡金属层用作蚀刻截断层。这样，在本发明中，可利用干蚀除去光电二极管形成区域上的绝缘层。
在本发明的光半导体集成电路装置的制造方法中，在除去所述阻挡金属层的工序中，将所述氮化硅膜层用作蚀刻截断层，利用湿蚀除去所述阻挡金属层。因此，在本发明的光半导体集成电路装置的制造方法中，在进行湿蚀工序时，利用湿蚀除去作为截断层使用的阻挡金属层。这样，可在光电二极管上面仅配置作为反射防止膜的氮化硅膜。
在本发明的光半导体集成电路装置的制造方法中，当除去在光电二极管的反射防止膜上面形成的绝缘层时，可利用干蚀除去。即，在本发明中，将氮化硅膜上面的阻挡金属层用作干蚀的蚀刻截断层。这样，在本发明中，可提高元件的加工精度，实现细微化加工。
在本发明的光半导体集成电路装置的制造方法中，在作为光电二极管的反射防止膜的氮化硅膜上面形成阻挡金属层。并且，将阻挡金属层用作湿蚀时的蚀刻截断膜。这样，在本发明的光电二极管中，不超量蚀刻作为反射防止膜的氮化硅膜。结果在本发明中可防止反射防止膜膜厚的偏差。并且由于具有该反射防止膜，可实现对入射光的灵敏度的提高和细微化的结构。
在本发明的光半导体集成电路装置的制造方法中，将阻挡金属层用作通过干蚀除去堆积在光电二极管上面的绝缘层时的蚀刻截断膜。并且，该阻挡金属层在形成第一层配线层的工序同时形成。这样，在本发明中，由于可将形成阻挡金属层的工序和配线及电极形成工序共同进行，故可简化制造方法。
附图说明
图1是本发明实施方式的光半导体集成电路装置的剖面图；
图2是本发明实施方式的光半导体集成电路装置的制造方法的剖面图；
图3是本发明实施方式的光半导体集成电路装置的制造方法的剖面图；
图4是本发明实施方式的光半导体集成电路装置的制造方法的剖面图；
图5是本发明实施方式的光半导体集成电路装置的制造方法的剖面图；
图6是本发明实施方式的光半导体集成电路装置的制造方法的剖面图；
图7是本发明实施方式的光半导体集成电路装置的剖面图。
具体实施方式
以下，参照图1详细说明本发明一实施方式的光半导体集成电路装置。
图1是本实施方式的组装有光电二极管2及NPN晶体管3的光半导体集成电路装置1的剖面图。另外，在图1中，仅表示光电二极管2及NPN晶体管3。但是，另外也组装有电容元件、纵型PNP晶体管等各种元件，形成光半导体集成电路装置。
如图1所示，在本实施方式的半导体集成电路装置中，在P型单晶硅衬底4上形成由例如电阻率200Ω·cm以上、厚度10.0～20.0μm的非掺杂层层积的第一外延层5。在该第一外延层5上形成由例如电阻率0.5～3.0Ω·cm左右、厚度4.0～7.0μm的磷(P)掺杂层层积的N型第二外延层6。并且，在衬底4、第一外延层5及第二外延层6上，通过贯通三者的P型分离区域7，形成第一岛形区域8及第二岛形区域9。
该分离区域7由自衬底4表面在上下方向扩散的第一分离区域10、自第一外延层5表面在上下方向扩散的第二分离区域11及自第二外延层6表面扩散的第三分离区域12构成。并且，通过三者连接，将第一及第二外延层5、6分离成岛状。另外，在P型分离区域7上形成LOCOS氧化膜13。这样，元件间进一步分离。在此，LOCOS氧化膜13也可仅置换成厚的绝缘膜。
在本实施方式中，在第一岛形区域8上形成光电二极管2，并在第二岛形区域9上形成NPN晶体管3。并且，在第二外延层6及LOCOS氧化膜13上面堆积氧化硅膜20及氮化硅膜21。在氮化硅膜21的上面形成BPSG(BoronPhospho Silicate Glass)膜24。并且，在BPSG膜24上面及形成于BPSG膜24的接触孔内通过例如喷溅法堆积阻挡金属层26及Al层。该阻挡金属层26及Al层作为第一层配线层、NPN晶体管的电极27、28、29等形成。另外，在本实施方式中，在第一层配线层的下面形成BPSG膜24，通过反流工序的热处理可提高绝缘层的平坦性。
并且，在本实施方式的光半导体集成电路装置中，由于形成多层配线层结构，在第一层配线层等的上面堆积有TEOS(Tetra-Ethyl-Orso-Silicate)膜30、32及SOG(Spin On Glass)膜31。通过在TEOS膜30、32之间形成SOG膜31，使由第一层配线层形成凹凸部的TEOS膜30平坦化。并且，在维持一定平坦性的状态下，在SOG膜31上面形成TEOS膜32。然后，在TEOS膜层32上面形成第二层配线层33、TEOS膜34、36、SOG膜35、第三层配线层37。并且，在本实施方式中，由于是三层配线层结构，故在第三层配线层37上面通过例如等离子CVD法堆积以提高耐湿性等为目的的氮化硅膜层38。
在本实施方式中，如之后详述的，除去光电二极管2形成区域上面的上述绝缘层，并在光电二极管2形成区域上面形成开口部39。并且，自开口部39的底面露出氮化硅膜25，担当光电二极管2的反射防止膜的作用。
另外，虽在本实施方式中，形成三层配线结构的光半导体集成电路装置，但本发明不必限于该实施方式。例如，也可以形成四层配线、五层配线等n层配线(n是自然数)的结构。
以下，说明光电二极管2及NPN晶体管3各自的结构。
首先，说明形成于第一岛形区域8上的光电二极管2。在本实施方式中，如图所示，在由LOCOS氧化膜13划分的第二外延层6的大致整个面上形成N型扩散区域14。并且，如上所述，第一外延层5由非掺杂形成，第二外延层6由磷掺杂形成。该结构中，N型扩散区域14用作阴极区域。
另外，在本实施方式中，在N型扩散区域14的表面形成覆盖形成在绝缘层上的开口部39底面的氮化硅膜层25。并且，在N型扩散区域14上连接阴极，这未在图1的剖面图中表示。而如上所述，衬底4是P型单晶硅衬底，并和P型分离区域7连接。并且，在分离区域7表面形成阳极电极，衬底4用作阳极区域，这一点未在图1的剖面图中表示。分离区域7具有阳极导出区域的作用。
下面说明光电二极管2的作用。例如，向光电二极管2的阴极施加如+5V的VCC电位，向阳极施加GND电位。并且，成为在光电二极管2上施加反偏压的状态。此时，在光电二极管2上，如上所述，第一外延层5由非掺杂形成，可确保更宽的耗尽层形成区域。即，可将由非掺杂形成的第一外延层5的大致全部区域作为耗尽层形成区域。并且，由于在向光电二极管2上施加反偏压的状态下大面积形成耗尽层，故可提高光入射产生的生成载波的移动速度。结果光电二极管2可高速应答。
在本实施方式的光电二极管2中，如上所述，在利用LOCOS氧化膜13划分的第二外延层6的表面的大致整个面上形成N型扩散区域14。在该N型扩散区域14的表面的大致整个面(除形成阴极电极的区域外)上作为反射防止膜形成氮化硅膜25。在本实施方式中，氮化硅膜25以膜厚例如400～1000程度形成。
其次，说明在第二岛形区域9上形成的NPN晶体管3。如图1所示，在本实施方式中，形成N型埋入层15，其跨越第一外延层5和第二外延层6的边界。在第二外延层6上形成作为基极区域的P型扩散区域16、作为发射极区域的N型渗出区域17、作为集电极区域的N型扩散区域18。另外，在该N型扩散区域18上形成作为集电极导出区域的N型渗出区域19。
另外，在本实施方式中，通过离子注入N型杂质的多晶硅，形成集电极取出电极22及发射极取出电极23。如上所述，通过向该多晶硅离子注入的N型杂质的渗出，形成N型集电极导出区域及发射极区域。并且，在集电极取出电极22及发射极取出电极23的上面形成BPSG膜24。并且，介由形成在BPSG膜24上的接触孔形成集电极27、基极28及发射极29。
另外，集电极27、基极28及发射极29由阻挡金属层及铝(Al)层的层积结构形成。并且，集电极27及发射极29的阻挡金属层分别和由多晶硅构成的集电极取出电极22及发射极取出电极23连接。即，在本实施方式中，当形成第一层配线层及电极时，选择阻挡金属层和Al层的双层结构。这样，可通过阻挡金属层抑制Al尖峰信号的产生。另外，在不脱离本发明要旨的范围内，可进行各种变化。
其次，参照图2～图6，说明组装有上述本实施方式的光电二极管2及NPN晶体管3的光半导体集成电路装置的制造方法。另外，在以下说明中，和图1所示的光半导体集成电路装置说明的各构成要素相同的构成要素使用相同的符号。
首先，如图2所示，准备P型单晶硅衬底4，并在该衬底4上面层积非掺杂的第一外延层5及N型的第二外延层6。然后，在层积第一及第二外延层5、6的工序中，利用例如公知的光刻技术，随时形成分离区域7、光电二极管2的N型扩散区域14、NPN晶体管3的N型埋入层15、P型扩散区域16、N型扩散区域18。另外，如图所示，在第二外延层6的规定区域形成LOCOS氧化膜13。特别是通过在分离区域7上形成LOCOS氧化膜13，元件间进一步分离。在此，LOCOS氧化膜13形成例如厚度0.5～1.0μm程度。
其次，如图3所示，在第二外延层6的表面形成氧化硅膜20及氮化硅膜21。然后，在光电二极管2的形成区域、NPN晶体管3形成区域，利用例如公知的光刻技术分别选择性除去氧化硅膜20及氮化硅膜21。然后，在NPN晶体管3形成区域，介由接触孔形成离子注入例如砷(As)的N型杂质的多晶硅。然后，该多晶硅形成集电极取出电极22及发射极取出电极23。此时，注入多晶硅内的N型杂质渗出，形成N型渗出区域17、19。
其次，在第二外延层6上面的大致整个面上形成BPSG膜24。然后，利用例如公知的光刻技术，选择性除去N型扩散区域14、集电极取出电极22、发射极取出电极23等上面的BPSG膜24。然后，在光电二极管2形成区域的第二外延层6表面，利用例如800℃、2小时左右的CVD法，将氮化硅膜25以400～1000程度形成。
其次，在光电二极管2形成区域及NPN晶体管3形成区域等上，利用喷溅法堆积阻挡金属层26及Al层。此时，阻挡金属层26将钛(Ti)层以300左右以及将氮化钛(TiN)层以700左右层积形成。在本实施方式中，在光电二极管2形成区域，在氮化硅膜25上面堆积阻挡金属层26及Al层。另外，在NPN晶体管3的形成区域，作为集电极27、基极28、发射极29堆积。另外，作为光半导体集成电路装置1的第一层配线层来堆积，这未图示。
然后，在光电二极管2形成区域，使用例如公知的光刻技术，将阻挡金属层26作为蚀刻截断膜，通过湿蚀除去Al层。通过该工序，在光电二极管2上面形成氮化硅膜25及阻挡金属层26。
其次，如图4所示，形成第一层配线层和第二层配线层33之间的层间绝缘层、第二层配线层33和第三层配线层37之间的层间绝缘层及第三层配线层37。作为层间绝缘层，首先，在阻挡金属层26及第一层配线层等上面堆积TEOS膜30。然后，利用第一层配线层等在TEOS膜30的表面形成凹凸。为消除该凹凸并形成平坦面，涂敷液体SOG(Spin On Glass)，形成SOG膜31。然后，在SOG膜31上再次堆积TEOS膜32。在本实施方式中，在TEOS膜30、32之间形成SOG膜31。这样，通过SOG膜31使形成有第一层配线层等造成的凹凸部的TEOS膜30上面平坦化。然后，在确保平坦性的SOG膜31上面形成TEOS膜32。结果在进一步维持平坦性的TEOS膜32上面形成第二层配线层33。并且，第二层配线层33可防止短路。
另外，利用上述的制造方法，在第二层配线层33上面形成TEOS膜34、SOG膜35、TEOS膜36、第三层配线层37。
其次，如图5所示，在第三层配线层37上面，即最上层，在减压状态，形成温度为450℃以下，利用等离子CVD(Plasma-Enhanced Chemical VaporDeposition)法，在大致整个面上堆积氮化硅膜38。然后，选择性除去氮化硅膜38。然后在本实施方式中，在光电二极管2形成区域，利用例如公知的光刻技术，进行利用例如CHF3+O2类气体的干蚀。然后，选择性除去阻挡金属层26上面的TEOS膜30、32、34、36、SOG膜31、35等层间绝缘层。
此时，在本实施方式中，至少在光电二极管2形成区域，利用干蚀全部除去阻挡金属层26上面的上述层间绝缘膜。即，考虑TEOS膜等上述层间绝缘层和阻挡金属层26的选择性来选择上述气体。因此，将光电二极管2形成区域上面的阻挡金属层26用作干蚀时的蚀刻截断膜。由此，可防止氮化硅膜25的过量蚀刻。
另外，在本实施方式中，利用干蚀除去上述层间绝缘层，但此时，既可以一次干蚀除去，也可以多次干蚀除去。另外，在本实施方式中，可通过利用上述条件下的等离子CVD法，形成氮化硅膜38，抑制热导致的配线的变形等。
其次，如图6所示，除去自光电二极管2形成区域上面的开口部39露出的阻挡金属层26。然后，使用作反射防止膜的氮化硅膜25自开口部39露出。在本实施方式中，在光电二极管2形成区域，利用例如公知的光刻技术，进行使用SC-1类蚀刻剂的湿蚀。考虑阻挡金属层26和氮化硅膜25的选择性来选择上述蚀刻剂。由此，在本实施方式中，将氮化硅膜25用作蚀刻截断层，选择性除去阻挡金属层26。
此时，在本实施方式中，除去自开口部39露出的阻挡金属层26。因此，例如在包围光电二极管2形成区域的LOCOS氧化膜13上面形成的阻挡金属层26残留在氮化硅膜25上面。但是，因为残留的阻挡金属层26没有从开口部39露出，不被配置在N型扩散区域14上面，故没有什么问题。
另外，在本实施方式中，在加热的状态下，通过利用H2O2类蚀刻剂的湿蚀刻，也可以除去阻挡金属层26。
然后，利用上述的制造方法，完成图1所示的光半导体集成电路装置21。另外，在上述的本实施方式中叙述了组装有光电二极管及NPN晶体管的光半导体集成电路装置，但并不特别限定于该情况。例如，在组装有光电二极管和周边电路的IC中，也可以得到同样的效果。另外，在不脱离本发明要旨的范围内，可以进行各种变化。
其次，图7是本实施方式其它光半导体集成电路装置的剖面图，是组装有NPN晶体管42、纵型PNP晶体管43及光电二极管44的光半导体集成电路装置41。
如图所示，在P型单晶硅衬底45上形成例如由电阻率100Ω·cm以上、厚度6.0～8.0μm的非掺杂层积的第一外延层46。在该第一外延层46上形成例如由电阻率100Ω·cm以上、厚度6.0～8.0μm的非掺杂层积的第二外延层47。然后，在衬底45、第一外延层46及第二外延层47上，通过完全贯通三者的P型分离区域48，形成第一岛形区域49、第二岛形区域50及第三岛形区域51。
该分离区域48由自衬底45表面在上下方向扩散的第一分离区域52、自第一外延层46表面在上下方向扩散的第二分离区域53及自第二外延层47表面扩散的第三分离区域54构成。然后，通过三连接者，将第一及第二外延层46、47分离成岛状。另外，在P型分离区域48上，通过形成LOCOS氧化膜55，元件间进一步分离。
然后，在第一岛形区域49上形成NPN晶体管42，在第二岛形区域50上形成纵型PNP晶体管43，在第三岛形区域51上形成光电二极管44。以下说明各自的结构。
首先，说明在第一岛形区域49上形成的NPN型晶体管42。如图所示，作为该结构，夹着第一外延层46和第二外延层47的边界形成N型埋入层56。并且，在第二外延层47上形成N型扩散区域57。扩散区域57其深层和N型埋入层56重叠。在该N型扩散区域57上形成作为集电极区域的N型扩散区域58、作为基极区域的P型扩散区域59。
然后，在P型扩散区域59上形成作为发射极区域的N型渗出区域60，在N型扩散区域58上形成作为集电极导出区域的渗出区域61。
在本实施方式中，利用离子注入N型杂质的多晶硅，形成集电极取出电极62及发射极取出电极63。如上所述，利用在该多晶硅上离子注入的N型杂质的渗出，形成N型集电极导出区域及发射极区域。然后，在集电极取出电极62及发射极取出电极63上面形成BPSG膜。并且，介由形成在BPSG膜上的接触孔，形成集电极64、基极65及发射极66。
其次，说明在第二岛形区域50上形成的纵型PNP晶体管43。如图所示，作为该结构，夹着第一外延层46和第二外延层47的边界形成P型埋入层68。另外，在该区域形成和P型埋入层67重叠的N型埋入层68。并且在第二外延层47上形成P型扩散区域69，其深层和P型埋入层67重叠。在该P型扩散区域69上形成作为集电极区域的P型扩散区域70。另外，形成作为基极区域的N型扩散区域71。
在N型扩散区域71上形成作为发射极区域的P型渗出区域72，另外，还形成作为基极取出区域的N型扩散区域73。而在P型扩散区域70上形成作为集电极取出区域的P型渗出区域74。
在本实施方式中，利用离子注入了P型杂质的多晶硅，形成集电极取出电极75及发射极取出电极83。如上所述，通过在该多晶硅上离子注入的P型杂质的渗出，形成P型集电极导出区域及发射极区域。并且，在集电极取出电极75及发射极取出电极83上面形成BPSG膜。并且，介由形成在BPSG膜上的接触孔，形成集电极76、发射极77及基极78。
在本实施方式的光半导体集成电路装置中，形成N型扩散区域79，其包围形成该纵型PNP晶体管43的区域。具体地，N型扩散区域79形成在比分离区域48更靠内的位置。即，在集电极区域侧，在P型扩散区域70和P型第三分离区域54之间设有N型壁。由此，两者之间的第二外延层47表面反相成P型，可防止两者短路。结果可实现在由非掺杂层积的外延层46、47内形成纵型PNP晶体管43。该结构下述。另外虽未图示，但N型扩散区域79和电源(VCC)连接。因此，由于纵型PNP晶体管43由施加了电源电位的N型扩散区域79包围，故可抑制寄生效应。
如上所述，在由非掺杂层积的第一及第二外延层46、47上形成纵型PNP晶体管43。并且，在第一及第二外延层46、47上形成P型扩散区域69、N型扩散区域71，确保了纵型PNP晶体管43形成区域。因此，在不形成N型扩散区域79的情况下，例如，仅在P型扩散区域69或70和P型分离区域48之间存在内层(インテリシック )。并且虽未图示，但在LOCOS氧化膜55上面形成例如Al配线层等。
此时，当在上述配线上通过电流时，高电阻率的第二外延层47表面反转成P型区域。结果P型扩散区域69或70和P型分离区域48短路。此时，因为第二外延层47为非掺杂，电阻高，故通过例如在配线层上施加1～2V程度的电压，表面反转为P型区域。即，该纵型PNP晶体管43形成耐压性非常差的结构。
但是，在本实施方式的纵型PNP晶体管43中，在第二外延层47上，在该P型扩散区域69或70和P型分离区域48之间的内层上形成N型扩散区域79。因此，在该两者之间形成PN接合区域，即使该内层表面变化成P型区域，该两者也不短路。即，可通过在P型分离区域48内侧以一环状形成N型扩散区域79，使纵型PNP晶体管43的耐压性大幅度提高。在此，N型扩散区域79不必总是形成一环状，只要是仅在可提高纵型PNP晶体管43的耐压性的区域形成的结构即可。纵型PNP晶体管43实际上形成在由N型扩散区域79包围的区域。另外，在横型PNP晶体管中也可利用上述结构，此时，N型扩散区域79不和电源连接而利用。由此，可得到和纵型PNP晶体管43同样的效果。
另外，在本实施方式的纵型PNP晶体管43中，N型扩散区域79可在形成NPN晶体管42的N型扩散区域57或58的同时形成。由此，在本实施方式中，通过将NPN晶体管42和纵型PNP晶体管43的N型扩散区域的形成工序作为共同的工序，可简化制造方法。
在此，在本实施方式中，当利用共同的工序形成纵型PNP晶体管43的N型扩散区域79和NPN晶体管42的N型扩散区域58时，N型扩散区域79和第三P型扩散区域54之间的距离为例如12.5μm左右。而当利用共同的工序形成纵型PNP晶体管43的N型扩散区域79和NPN晶体管42的N型扩散区域57时，N型扩散区域79和第三P扩散区域54之间的距离为例如6.2μm左右。
即，纵型PNP晶体管43的N型扩散区域79可和NPN晶体管42的N型扩散区域57或58之一利用共同的工序形成。但是，N型扩散区域57比N型扩散区域58的杂质浓度更低，另外，扩散深度也浅。因此，N型扩散区域79可通过和N型扩散区域57利用共同的工序形成来进一步实现元件的细微化。
其次，说明在第三岛形区域51上形成的光电二极管44。如图所示，作为该结构，在第二外延层47的表面的大致整个面上形成N型扩散区域80。并且，如上所述，第一及第二外延层46、47通过非掺杂形成，并将N型扩散区域80用作阴极区域。并且，虽未图示，但在N型扩散区域80上连接有阴极。而衬底45是P型的单晶硅衬底，和P型分离区域48连接。并且，虽未图示的，但在分离区域48表面形成阳极，将衬底45用作阳极区域。分离区域48具有阳极取出区域的作用。
其次说明光电二极管44的作用。例如，在光电二极管44的阴极上施加如+5V的VCC电位，在阳极上施加GND电位。形成在光电二极管44上施加反偏压的状态。此时，在光电二极管44上，如上所述，第一及第二外延层46、47通过非掺杂形成。由此，在本实施方式中，可确保更宽的耗尽层形成区域。即，可将通过非掺杂形成的第一及第二外延层46、47的大致整个区域作为耗尽层形成区域。
由此，在本实施方式的光电二极管44中，可通过非掺杂的第一及第二外延层46、47来降低PN结电容，可将耗尽层加宽。并且，由于在向光电二极管44上施加反偏压的状态下大面积形成耗尽层，故可使光入射产生的生成载波的移动速度提高。结果光电二极管44可进行高速应答。
即，光电二极管44虽还与光波长等目的用途相关，但越多层层积通过非掺杂形成的外延层，并确保耗尽层形成区域，越可提高光电二极管44的特性。
并且，在本实施方式中，在各元件上面形成的绝缘层上形成BPSG膜、TEOS膜、SOG膜、配线层，和上述图1的结构相同。因此，各元件上面的结构参照图1的说明，在此不再赘述。
另外，如上所述，在图7所示的本实施方式中，由非掺杂形成的外延层以两层结构的情况进行了说明，但是并不特别限定于该结构。对应光电二极管的使用用途，在层积非掺杂的多层外延层时，也可以得到同样的效果。并且，在不脱离本发明要旨的范围内，可进行各种变化。

Claims (5)

1.一种光半导体集成电路装置的制造方法，其特征在于，包括如下工序：准备半导体衬底，在该半导体衬底上形成至少层积一层外延层的半导体层，在该半导体层形成光电二极管；在所述光电二极管形成区域的所述半导体层表面形成氮化硅膜后，在该氮化硅膜上形成阻挡金属层；在所述半导体层上面层积绝缘层，利用干蚀自该绝缘层表面除去所述光电二极管形成区域的所述绝缘层；除去所述阻挡金属层，使所述氮化硅膜露出。
2.如权利要求1所述的光半导体集成电路装置的制造方法，其特征在于，在除去所述绝缘层的工序中，将所述阻挡金属层用作蚀刻截断层，利用所述干蚀除去所述绝缘层。
3.如权利要求2所述的光半导体集成电路装置的制造方法，其特征在于，在除去所述阻挡金属层的工序中，将所述氮化硅膜用作蚀刻截断层，利用湿蚀除去所述阻挡金属层。
4.如权利要求1～权利要求3任意一项所述的光半导体集成电路装置的制造方法，其特征在于，在形成所述阻挡金属层的工序中，在形成第一层配线层的同时形成所述阻挡金属层。
5.如权利要求4所述的光半导体集成电路装置的制造方法，其特征在于，在所述绝缘层内形成多层配线层。
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