CN1599070A - 动态随机存取存储单元及其制造方法 - Google Patents

Abstract

一种动态随机存取存储单元，其包括配置在一基底上的半导体柱体、配置在半导体柱体下部的侧壁上的电容器以及配置在半导体柱体上部的侧壁上的垂直式晶体管。而垂直式晶体管包括第一掺杂区、第二掺杂区、栅极以与门绝缘层。而第一掺杂区位于半导体柱体的侧壁中且与电容器相连接，且第二掺杂区位在半导体柱体上部中。栅极则配置在第一掺杂区与第二掺杂区之间的半导体柱体侧壁上，而栅绝缘层配置在侧壁与栅极之间。

Description

动态随机存取存储单元及其制造方法

技术领域

本发明涉及一种半导体元件，特别是涉及一种动态随机存取存储单元(Dynamic Random Access Memory cell，DRAM cell)及其制造方法。

背景技术

在半导体产业中，动态随机存取存储器是一种不断地在研究与发展的重要集成电路。而目前在提高动态随机存取存储单元的储存电容、改善动态随机存取存储单元的读取与写入速度以及缩小动态随机存取存储单元的元件尺寸等方面的研究，持续获得不少成果。动态随机存取存储单元中通常包括有一个晶体管以及一个由晶体管所操控的电容器。一般来说，动态随机存取存储单元的设计可分为三种型式，分别称为平面式、电容堆栈式以及沟槽式。在平面式DRAM胞的设计中，晶体管与电容器皆为平面式的元件，而在电容堆栈式DRAM胞的设计中，电容器则配置在晶体管之上。在沟槽式DRAM胞的设计中，晶体管配置在基底的表面上，而电容器则配置于形成在此表面上的沟渠中。

而在形成沟渠的制造工艺中，光掩模必须确实对位准确。且在深次微米的半导体元件中，深沟渠的长度与直径的比例可能是40∶1，而在深且窄的沟渠中形成电容器的典型作法先将介电层沉积在沟渠壁上，再将具有掺质的多晶硅层填入沟渠中。然而，当沟渠的长度与直径的比例例如是大于20∶1时，可能会难以将构成电容器所需的材料填入沟渠内。

发明内容

因此，本发明的目的就是提供一种动态随机存取存储单元，其中电容器形成于半导体柱体的侧壁上，以解决现有的沟槽式动态随机存取存储器难以将电容器填入的问题，并可增加电容器的表面面积。

本发明的再一目的是提供一种以本发明的动态随机存取存储单元结构为基础的动态随机存取存储器阵列，由于垂直式晶体管形成在存储单元中，因此动态随机存取存储器阵列可具有较高的集成度。

本发明的又一目的是提供一种动态随机存取存储器阵列的制造方法，以便解决现有的沟槽式动态随机存取存储器难以将电容器填入的问题，并增加动态随机存取存储器元件的集成度。

本发明提出一种动态随机存取存储单元(Dynamic Random AccessMemory cell，DRAM cell)，其包括有半导体柱体、电容器以及垂直式晶体管。其中，半导体柱体形成于基底上，且电容器配置在此半导体柱体下部的侧壁上，此电容器包括有第一电极、介电层以及第二电极。其中，第一电极位于半导体柱体下部的侧壁中，且介电层覆盖在半导体柱体下部的侧壁上，而第二电极则覆盖在此介电层之上。而垂直式晶体管则配置在此半导体柱体上部的侧壁上，此晶体管包括有第一掺杂区、第二掺杂区、栅极以与门绝缘层。其中，第一掺杂区位在半导体柱体的侧壁中，并与电容器的第二电极相连接。第二掺杂区位在半导体柱体的顶部中，且栅极配置在第一掺杂区与第二掺杂区间半导体柱体的侧壁上。而栅绝缘层则配置在栅极与半导体柱体的侧壁之间。

本发明的动态随机存取存储器阵列包括由前述的存储单元排列而成的行列、数条位线以及数条字符线。此存储单元配置在半导体基底上，且其结构与前述的存储单元的结构相同。此存储单元在单一列(row)中的第二掺杂区与位线相连接，而单一行(column)中的栅极则与字符线相连接。

以下将对本发明的动态随机存取存储器阵列的制造方法加以详细说明。首先，将半导体基底图案化，以在基板基底上形成数行与数列的半导体柱体，再于每一半导体柱体下部的侧壁上形成电容器，接着将第一绝缘材料部分地填入半导体柱体间的间隙，以覆盖此些电容器。然后于第一绝缘层上的每一半导体柱体侧壁上形成晶体管的栅极结构，而栅极结构包括栅极与栅绝缘层。其中，栅绝缘层配置在栅极与半导体柱体之间。再于每一半导体柱体的侧壁中形成晶体管的第一掺杂区，并与同一半导体柱体上的电容器相连接，之后在每一半导体柱体的上部中形成晶体管的第二掺杂区。在完成晶体管的制造后，接着将第二绝缘材料填入每一半导体柱体的间隙中，以覆盖此些晶体管。然后在基底上形成数条位线，其中每一条位线在单一列中与晶体管的第二掺杂区电连接。另外，在基底上形成数条字符线，其中每一条字符线在单一行中透过接触窗而与晶体管的栅极相连接。

由于本发明的动态随机存取存储器阵列中的晶体管配置在半导体柱体的周围，而非配置在深沟渠中，因此可有效解决现有的沟槽式动态随机存取存储器中，难以将电容器填入的问题。同时，因为电容器可配置在半导体柱体的任一边，也就是说，电容器可配置在存储单元的任一边，所以晶体管能够有较大的表面面积。

此外，由于本发明将动态随机存取存储单元的晶体管制作成垂直式晶体管，因此能够有效地缩小此存储单元所占的横向面积，并明显地增加动态随机存取存储器阵列的集成度。换句话说，本发明的动态随机存取存储器阵列具有较高的集成度。

除此之外，由于本发明的制造动态随机存取存储器阵列的方法中，于半导体柱体周围形成晶体管，以解决现有的沟槽式动态随机存取存储器难以将电容器填入的问题，因此，亦可改善电容器的储存能力。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明。

附图说明

图1至图16是绘示本发明的一优选实施例的动态随机存取存储器(Dynamic Random Access Memory，DRAM)阵列的制造流程图。其中，图1至图6是绘示DRAM阵列的电容器的制造流程图，图7至图12是绘示DRAM阵列的垂直式晶体管的制造流程图，而图13至图16则是绘示后续制造工艺的制造流程图，包括位线及字符线的制造流程图。

图2A至图6A是本发明的另一优选实施例的动态随机存取存储器阵列中，其电容器的制造流程剖面图。

图7A至图10A是本发明的另一优选实施例的动态随机存取存储器阵列中，其垂直式晶体管的栅极结构的制造流程剖面图。

简单符号说明

100：基底

102：垫氧化层

104、136、236：具有图案的掩模层

110：半导体柱体

112：共享电极

114：介电层

116、120、122、132、232：导电层

118：绝缘间隙壁

118a：环状绝缘层

124、134：掩模间隙壁

126：上电极

127：电容器

128、138、218、148：绝缘层

130：栅绝缘层

140：离子束

142、144：掺杂区

145：垂直式晶体管

146：位线

1461：顶盖层

1462：保护间隙壁

150：字符线

152：接触窗

216、216a：导体间隙壁

1361、2361：线形图案

132a、232a：栅极(线)

234：掩模层

具体实施方式

图1至图16是绘示本发明的一优选实施例的动态随机存取存储器(Dynamic Random Access Memory，DRAM)阵列的制造流程图。图1清楚地呈现出此DRAM阵列的排列的透视图，图2至图9、图11至图13以及图16(a)是图1的I-I′部位的剖面图，而图16(b)则是图1的I-I′部位的另一剖面图。图10、图14以及图15是上视图。

若以更具体地说法来说明，则图1至图6是绘示DRAM阵列的电容器的制造流程图，图7至图12是绘示DRAM阵列的垂直式晶体管的制造流程图，而图13至图16则是绘示后续制造工艺的制造流程图，包括位线及字符线的制造流程图。

<电容器的制造方法>

请参照图1，提供一半导体基底100，且半导体基底100例如是掺有P型掺质的硅基底。在基底100上依序形成垫氧化层102以及具有图案的掩模层104，且具有图案的掩模层104包括有数行及数列的矩形(或正方形)块状物，而其材料例如是氮化硅。然后利用具有图案的掩模层104作为掩模，蚀刻基底100，以形成数行与数列的半导体柱体110。值得注意的是，具有图案的掩模层104的块状物其上视形状还可以是圆形、椭圆形或其它多边形等等，图1虽是将其绘示成矩形或正方形，但本发明并未对其上视形状加以限定。且半导体柱体110的形状也可以是圆柱体、椭圆柱体或是与图案化的掩模层104的块状物的上视形状相符的任何多边形柱体。

另外，值得特别注意的是，为了方便起见，在本说明书的说明中有时会以半导体柱体110同时代表半导体柱体110以及位于其上的部分的掩模层104。

请再参照图1，进行掺杂制造工艺以在半导体柱体110下部的侧壁上以及基底100的表面上形成后续制造工艺中欲形成的电容器的共享电极112。此掺质制造工艺例如是包括以下所述的步骤，首先，在半导体柱体110间形成具有预定深度的砷掺杂氧化硅层(未绘示)，且此砷掺杂氧化硅层的形成方法例如是先在基底100上沉积一层临场砷掺杂(in-situ arsenic doping)氧化硅层，并使其填入半导体柱体110的间隙中，接着再回蚀砷掺杂氧化硅层，直到其深度达到预定值后即停止回蚀。另外，砷掺杂氧化硅层的形成方法还可以是先在半导体柱体110侧壁及基底100上沉积一层砷掺杂氧化硅层，再利用光致抗蚀剂涂布法将光致抗蚀剂填入半导体柱体110的间隙中，之后再进行回蚀光致抗蚀剂及去除未被光致抗蚀剂覆盖的砷掺杂氧化硅层以定义其预定深度。当未掺杂的氧化硅层覆盖在砷掺杂氧化硅层上之后，接着进行热制造工艺，以提供砷掺杂氧化硅层中的砷原子热能，使其扩散至与砷掺杂氧化硅层所接触的半导体柱体110以及基底100的表面中，以形成共享电极112。

图2至图6是用以说明电容器的后续制造工艺步骤，其中图2至图6是图1的I-I′部位的剖面图。

请参照图2，在基底100以及半导体柱体110上形成共形的介电层114，而优选的是，以氧化物层/氮化物层/氧化物层(O/N/O)或是氮化物层/氧化物层(N/O)所组成的复合层作为电容器的介电层114。接着在半导体柱体110间形成导电层116，且导电层116上表面的深度例如是与共享电极112上表面的深度相同或是较其为低。而导电层116的材料例如是掺杂N型掺质的多晶硅，其形成方法例如是先在基底100上沉积一层临场N型掺杂(in-situ N-typedoping)的多晶硅层，并使其填入半导体柱体110的间隙中，接着回蚀掺杂N型掺质的多晶硅层，直到其深度达到预定值后即停止回蚀。

请参照图3，将介电层114中未被导电层116所覆盖的部分移除，而移除介电层114的方法例如是以湿蚀刻制造工艺将其移除。举例来说，若介电层114为ONO复合层，即是说介电层114是依序由氧化物层、氮化物层以及氧化物层所构成的复合层，则用以移除位于此复合层最上层及最下层的氧化物层的蚀刻液例如是稀释过的氢氟酸(HF)，而用以移除氮化物层的蚀刻液例如是磷酸。

请参照图4，在导电层116上的每一半导体柱体110的侧壁上形成绝缘间隙壁118，且绝缘间隙壁118的材料例如是氧化硅，而其形成方法例如是先以化学气相沉积法将氧化硅沉积在导电层116上，再以各向异性蚀刻法将其回蚀。值得注意的是，虽然在此剖面图中，其所绘示的绝缘间隙壁118配置在半导体柱体110的两侧，但实际上绝缘间隙壁118配置在半导体柱体110的四周且围绕着半导体柱体110。然后在导电层116上形成导电层120，并覆盖住每一绝缘间隙壁118的下部。且导电层120的材料例如是掺杂N型掺质的多晶硅，而其形成方法例如是先在基底100上沉积一层临场N型掺杂的多晶硅层，接着回蚀掺杂N型掺质的多晶硅层，直到其深度达到预定值后即停止回蚀。

请参照图5，将每一半导体柱体110侧壁上未被导电层120所覆盖的绝缘间隙壁118移除，以形成围绕半导体柱体110的环状绝缘层118a。接着在半导体柱体110间的导电层120及环状绝缘层118a上形成另一导电层122。且导电层122的材料例如是掺杂N型掺质的多晶硅，而其形成方法例如是先在基底100上沉积一层临场N型掺杂的多晶硅层，接着回蚀掺杂N型掺质的多晶硅层，直到其深度达到预定值后即停止回蚀。之后，于导电层122上的每一半导体柱体110的侧壁上形成掩模间隙壁124，用以定义以下所述的电容器的上电极，而其厚度例如是大于环状绝缘层118a的厚度。

请同时参照图5及图6，以掩模间隙壁124作为掩模，依序蚀刻导电层122、导电层120以及导电层116，以便在每一半导体柱体110下部的侧壁上形成上电极126。值得注意的是，经过蚀刻制造工艺后所剩余的导电层122也就是上电极126的顶部，其与半导体柱体110的侧壁直接接触。而上电极126与介电层114以及共享电极112一同构成电容器127。之后，将掩模间隙壁124移除，并在半导体柱体110间形成绝缘层128，以覆盖半导体柱体110间的电容器127。且绝缘层128的材料例如是氧化硅，而其形成方式例如是先在基底100上沉积一层氧化硅，使其覆盖于基底100上，再将其回蚀至所预定的深度。

而且，电容器127的形成方法还可以是由其它方法所形成，例如是以图2A至图6A所示的流程而形成电容器127。

请参照图2A，在基底100上定义半导体柱体110，并形成共享电极112，然后再形成共形的介电层114覆盖于基底100上。接着在每一半导体柱体110的侧壁上形成导体间隙壁216，再于半导体柱体110间形成绝缘层218，且其上表面的深度例如是与共享电极112的上表面的深度相同，或较其为低。绝缘层218的材料例如是氧化硅，而其形成方式例如是先在基底100上沉积一层氧化硅，使其覆盖于基底100上，再将其回蚀至所预定的深度。

请参照图3A，移除未被绝缘层218所覆盖的部分导体间隙壁216以及部分共形的介电层114。而所剩余的导体间隙壁216a即为即将形成的上电极的第一部份。

请参照图4A，在绝缘层上的每一半导体柱体110的侧壁上形成绝缘间隙壁118，再于半导体柱体110间的导电层216a与绝缘层218之上形成导电层120，且覆盖住绝缘间隙壁118下部。

请参照图5A，将每一半导体柱体110侧壁上未被导电层120所覆盖的部分绝缘间隙壁118移除，以形成围绕半导体柱体110的环状绝缘层118a。接着在半导体柱体110间的导电层120及环状绝缘层118a上形成另一导电层122。之后，于导电层122上的每一半导体柱体110的侧壁上形成掩模间隙壁124，用以定义以下所述的电容器的上电极，而其厚度例如是大于环状绝缘层118a的厚度。

请同时参照图5A以及图6A，以掩模间隙壁124作为掩模，依序蚀刻导电层122以及导电层120。而蚀刻后所剩余的导电层122以及导电层120即与导体间隙壁216a构成上电极126。其中，导电层122，也就是上电极126的顶部，其与半导体柱体110的侧壁直接接触。而上电极126与介电层114以及共享电极112一同构成电容器127。之后，将掩模间隙壁124移除，并在半导体柱体110间形成绝缘层128，使其覆盖住剩余的导电层122以及导电层120与绝缘层218。

然而，在上述两种形成电容器围绕于每一半导体柱体的方法中，例如是每一膜层的材料或形成方法，或是膜层的形成顺序，可存在有些许的修正或变化，而此些修正或变化，皆可能是涵盖在本发明的范围内的。

<晶体管的制造方法>

请参照图7，在形成绝缘层128以使上电极126绝缘后，接着在每一半导体柱体110所暴露出的侧壁上形成栅绝缘层130，且此栅绝缘层130例如是一层薄氧化硅层，或是一层薄氧化物/氮化物层，而其形成方法例如是热氧化法或是热氧化-氮化法。之后在半导体柱体110间的绝缘层128上形成导电层132，并覆盖住栅绝缘层130的下部。且导电层132的材料例如是掺杂N型掺质的多晶硅，而其形成方法例如是先在基底100上沉积一层临场N型掺杂的多晶硅层，接着回蚀掺杂N型掺质的多晶硅层，直到其深度达到预定值后即停止回蚀。

请参照图8，在每一半导体柱体110间的导电层132上形成掩模间隙壁134，用以在后续制造工艺中定义栅极。而掩模间隙壁134的材料为一绝缘材料，例如是氧化硅或氮化硅。

请参照图9至图10，其中，图10是完成以下制造工艺后所形成的结构的上视图，而图9则是图10的IX-IX′部分的剖面图。在基底上形成具有图案的掩模层136，其例如是具有图案的光致抗蚀剂层。且具有图案的掩模层136包括互相平行的线形图案1361，其中每一线形图案1361在单一行中覆盖住半导体柱体110以及同行的半导体柱体110间的导电层132。接着以掩模间隙壁134以及具有图案的掩模层136为掩模，进行一蚀刻制造工艺蚀刻导电层132，以在每一半导体柱体110的侧壁上形成栅极132a。且即使在形成具有图案的掩模层136的过程中有发生未准确对位的情形，而导致具有图案的掩模层136并未配置在所预期的位置，但仍然能够藉由掩模间隙壁134使栅极132a形成于与其对应的半导体柱体110四周，并围绕着其所对应的半导体柱体110。在单一行中的半导体柱体110侧壁上的栅极132a与半导体柱体110间蚀刻后剩余的导电层132a连接而成为栅极线132a(图10中的黑点区域)，且其可直接作为动态随机存取存储器的字符线。而且，在后续制造工艺中可于栅极线132a上形成另一条低电阻的导电线，并使其与栅极线132a电连接以降低其电阻，而此导电线的制造工艺将在之后详细说明。

上述包括栅绝缘层130以与门极132a的栅极结构还可以是以其它方式形成，图7A至图10A是绘示本发明的动态随机存取存储器阵列的垂直式晶体管的另一种制造流程剖面图。

请参照图7A，在形成绝缘层128以使上电极126绝缘后，在基底100上形成共形的导电层232，其材料例如是掺杂N型掺质的多晶硅。接着在半导体柱体110间的绝缘层128上形成掩模层234以覆盖住导电层232的底部部位。且掩模层234具有足够的厚度，可用以抵抗在后续制造工艺中，欲定义栅极线的各向异性蚀刻制造工艺中所使用的等离子体。而掩模层234的材料例如是氧化硅，其形成方法例如是先在导电层232上沉积一层氧化硅，并将其填入半导体柱体110的间隙，然后在进行蚀刻制造工艺以将氧化硅回蚀至预定的深度。

请参照图8A以及图10A，其中，图10A是完成以下制造工艺后所形成的结构的上视图，而图8A则是图10A的VIII-VIII′部分的剖面图。在基底100上形成具有图案的掩模层236，其包括有互相平行的线形图案2361，而每一线形图案2361在单一行中的半导体柱体110顶部上覆盖住导电层232以及在同行中的半导体柱体110间的导电层232与掩模层234。接着将未被具有图案的掩模层236覆盖住的掩模层234移除，以暴露出每两行半导体柱体110间的导电层232。

请参照图9A、图8A以及图10A，在每一行的半导体柱体110间移除掩模层236，以暴露出剩余的掩模层234以及未被其覆盖住的导电层232。接着利用掩模层234作为掩模，进行一各向异性蚀刻制造工艺，以移除每两行半导体柱体110间的导电层232在掩模层234顶端的部分。而在同行的半导体柱体110间，由于掩模层234覆盖在导电层232之上，相当于导电层232的保护层，因此使得此处的导电层232在各向异性蚀刻制造工艺中免于被移除。且此各向异性蚀刻制造工艺需持续进行直到将半导体柱体110侧壁上的导电层232的高度降低至预定的水平面。经过蚀刻制造工艺后，在每一半导体柱体110侧壁上所剩余的似间隙壁的导电层232即为栅极232a。在一行中的半导体柱体110侧壁上的栅极232a与同行的半导体柱体110间的导电层232相连接而形成栅极线232a。其中，半导体柱体间的导电层232因掩模层234的保护而未在各向异性蚀刻制造工艺中被移除。而栅极线232a可直接作为动态随机存取存储器的字符线。在后续制造工艺中可于栅极线132a上形成另一条低电阻的导电线，并使其与栅极线132a电连接以降低其电阻。

然而，在上述两种形成栅极结构围绕于每一半导体柱体的方法中，例如是每一膜层的材料或形成方法，或是膜层的形成的顺序，可存在有些许的修正或变化，而此些修正或变化，皆可能是涵盖在本发明的范围内的。

<源极/漏极区的形成方法>

请参照图11，形成绝缘层138并填满半导体柱体110间的间隙，且绝缘层138的材料例如是氧化硅，而其形成方法例如是依序进行化学气相沉积(Chemical Vapor Deposition，CVD)制造工艺以及化学机械研磨(ChemicalMechanical Polishing，CMP)制造工艺。

请参照图12，将具有图案的掩模层104、垫氧化层102、部分的掩模间隙壁134以及部分的绝缘层138移除，且例如是进行化学机械研磨制造工艺以移除上述四部分，以便于掩模间隙壁134及绝缘层138的上表面与半导体柱体110的上表面共平面。接着将离子束140注入每一半导体柱体110的顶部，以形成掺杂区142作为源极/漏极区，且掺杂区142可以是掺磷或是掺砷的N型掺杂区。之后再进行高温回火制造工艺，以修复半导体柱体110内部在离子注入制造工艺中受离子束140轰击而产生缺陷的晶格，并驱使上电极126中的掺质扩散至每一半导体柱体110的侧壁中，以形成掺杂区144。而掺杂区142即与掺杂区144、栅极132a以与门绝缘层130构成垂直式晶体管145。值得注意的是，虽然前文并未对掺杂区144加以说明，但实际上，在形成上电极122的顶部122后的每一热制造工艺中，或多或少都可以在半导体柱体110的侧壁中形成掺杂区144。然而，在一优选实施例中，主要是在形成掺杂区142之后的一高温回火制造工艺中形成掺杂区144。

<位线与字符线的制造方法>

图13至图14绘示此存储器阵列的位线的形成方法流程图，其中图14是完成以下步骤后，最后形成的结构的上视图，而图13则是图14中XIII-XIII′部位的剖面图。在垂直式晶体管145制造完成后，于基底100上形成位线146，其中，一列中的每一条位线146与半导体柱体110顶端部位的掺杂区142直接接触。且位线146的材料例如是掺杂N型掺质的多晶硅而其形成方法例如是沉积-图案化法或是镶嵌法。此外，还可以在每一条位线146上沉积一层顶盖层1461，而且，若形成位线146与顶盖层1461的方法利用沉积-图案化制造工艺，则其可以在每一包括位线146与顶盖层1461的结构的侧壁上形成保护间隙壁1462。而顶盖层1461与保护间隙壁1462优选的是以氮化硅所构成，且其用以在后续的接触窗开口的蚀刻制造工艺中防止字符线146暴露出，以便于以自行对准(self-aligned)的方式形成接触窗开口。之后，在基底100上形成绝缘层148覆盖于位线146之上，并填满每两条位线146间的间隙，用以将位线146与下一步骤所要形成的字符线绝缘。

图15至图16(a)/(b)是绘示存储器阵列中与已形成的栅极线电连接的字符线的形成方法流程图。其中，图15是绘示完成以下步骤后，最后形成的结构的上视图，而图16(a)/(b)则是分别绘示图15的A-A′及B-B′部位的剖面图。在形成绝缘层148后，于基底100上形成字符线150，且单一行中的每一条字符线150透过至少一接触窗152而在半导体柱体110的侧壁上与栅极线132a电连接。而接触窗152与连接同一行中的两相邻的半导体柱体110侧壁上的两栅极132a的导电层132a直接接触。而接触窗152及字符线150的形成方法例如是先在绝缘层148中形成接触窗开口，以暴露出部分的导电层132a，再于绝缘层148上形成一层导电层，并使其填满接触窗开口，以形成接触窗152。然后再图案化此导电层以形成字符线150。另外，接触窗152及字符线150的形成方法还可以是镶嵌制造工艺。

请参照图15及图16(a)/(b)，由于本发明的DRAM中将电容器127形成于半导体柱体110周围并围绕着半导体柱体110，而不是将其形成于深沟渠中，因此现有的电容器难以填入深沟渠的问题并不存在于本发明中。而且，由于电容器127配置在半导体柱体110的四边侧壁上，因此电容器127的表面面积也较现有的电容器表面面积大。

再者，由于本发明将DRAM的晶体管制作成垂直式晶体管，因此能够有效地缩小每一存储单元的尺寸，并明显地增加DRAM阵列的集成度。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (38)

1、一种动态随机存取存储单元，包括：

一半导体柱体，配置于一基底上；

一电容器，配置于该半导体柱体的下部的一侧壁上，且该电容器包括：

一第一电极，配置于该半导体柱体的下部的该侧壁上；

一介电层，覆盖于该半导体柱体的下部的该侧壁上；

一第二电极，覆盖于该介电层上；以及

一垂直式晶体管，配置于该半导体柱体的上部的该侧壁上，且该垂直式晶体管包括：

一第一掺杂区，位于该半导体柱体的该侧壁中，并与该电容器的该第二电极相连接；

一第二掺杂区，位于该半导体柱体顶部之中；

一栅极，配置在该第一掺杂区与该第二掺杂区间的该侧壁上；以及

一栅绝缘层，配置在该栅极与该侧壁间。

2、如权利要求1所述的动态随机存取存储单元，其中该第一掺杂区以及该栅极围绕在该半导体柱体周围。

3、如权利要求1所述的动态随机存取存储单元，该第二电极具有一顶部，且该顶部与该第一掺杂区接触。

4、如权利要求3所述的动态随机存取存储单元，其中该第二电极的该顶部藉由一绝缘层而与该栅极分隔。

5、如权利要求1所述的动态随机存取存储单元，其中该第一电极、该介电层以及该第二电极围绕在该半导体柱体周围。

6、如权利要求5所述的动态随机存取存储单元，还包括一环状绝缘层，围绕于该半导体柱体周围，并被该第二电极的一上部覆盖。

7、如权利要求6所述的动态随机存取存储单元，其中该第二电极包括：

一第一导电层，围绕在该环状绝缘层的周围；

一第二导电层，配置在该第一导体及该环状绝缘层之下；以及

一第三导电层，配置在该第一导体及该环状绝缘层之上，并与该第一掺杂区相连接。

8、如权利要求1所述的动态随机存取存储单元，其中该栅极配置在一绝缘层的下方，且该绝缘层的上表面与该半导体柱体的上表面近乎共平面。

9、一种动态随机存取存储器阵列，包括：

多个行与多个列的存储单元，配置于一基底上，且每一该些存储单元包括：

一半导体柱体，配置于该基底上；

一电容器，配置于该半导体柱体的下部的一侧壁上，且该电容器包括：

一第一电极，配置于该半导体柱体的下部的该侧壁上；

一介电层，覆盖于该半导体柱体的下部的该侧壁上；以及

一第二电极，覆盖于该介电层上；

一垂直式晶体管，配置于该半导体柱体的上部的该侧壁上，且该垂直式晶体管包括：

一第一掺杂区，位于该半导体柱体的该侧壁中，并与该电容器的该第二电极相连接；

一第二掺杂区，位于该半导体柱体的一顶部之中；

一栅极，配置在该第一掺杂区与该第二掺杂区间的该侧壁上；以及

一栅绝缘层，配置在该栅极与该侧壁间；

多条位线，每一该些位线在单一列中与该些存储单元的该些第二掺杂区相连接；以及

多条字符线，每一该些字符线在单一行中与该些存储单元的该些栅极相连接。

10、如权利要求9所述的动态随机存取存储器阵列，其中每一该些位线在单一列中与该些存储单元的该些第二掺杂区直接接触。

11、如权利要求9所述的动态随机存取存储器阵列，其中该些存储单元中的该些栅极在单一行中互相连接以形成一栅极线。

12、如权利要求11所述的动态随机存取存储器阵列，其中该栅极线可直接作为一字符线。

13、如权利要求11所述的动态随机存取存储器阵列，其中一字符线在两个该些半导体柱体之间透过至少一接触窗，而与该栅极线电连接。

14、如权利要求13所述的动态随机存取存储器阵列，其中该些字符线与该些位线相交；而且该动态随机存取存储器阵列还包括：

一顶盖层，配置于每一该些位在线；以及

一保护间隙壁，配置于每一由该些位线及该些顶盖层所构成的结构的该侧壁上。

15、如权利要求9所述的动态随机存取存储器阵列，其中每一该些存储单元中的该第一掺杂区与该栅极围绕于其所对应的该半导体柱体的周围。

16、如权利要求9所述的动态随机存取存储器阵列，其中所有该些存储单元中的该些第一电极藉由该基底的一掺杂表层而在该些半导体柱体之间电连接，以作为一共享电极。

17、如权利要求9所述的动态随机存取存储器阵列，其中该第二电极具有一顶部，且该预部与所对应的该第一掺杂区直接接触。

18、如权利要求17所述的动态随机存取存储器阵列，其中该第二电极的该顶部藉由一绝缘层而与其所对应的该栅极分隔。

19、如权利要求9所述的动态随机存取存储器阵列，其中该第一电极、该介电层以及该第二电极围绕在该半导体柱体周围。

20、如权利要求19所述的动态随机存取存储器阵列，还包括一环状绝缘层，围绕于该半导体柱体周围并被该第二电极的一上部覆盖。

21、如权利要求20所述的动态随机存取存储器阵列，其中该第二电极包括：

一第一导电层，围绕在该环状绝缘层的周围；

一第二导电层，配置在该第一导体及该环状绝缘层之下；以及

一第三导电层，配置在该第一导体及该环状绝缘层之上，并与对应的该第一掺杂区相连接。

22、如权利要求9所述的动态随机存取存储器阵列，其中每一该栅极位于一绝缘层下，且该绝缘层的上表面与对应的该半导体柱体的上表面近乎共平面。

23、一种动态随机存取存储器阵列的制造方法，包括：

图案化一半导体基底，以在该基底上形成多个行与多个列的半导体柱体；

于每一该些半导体柱体的一侧壁的一下部上形成一电容器；

将一第一绝缘层部分地填入该些半导体柱体间的间隙，用以覆盖该些电容器；

于该第一绝缘层上的每一该些半导体柱体的该侧壁上形成一晶体管的一栅极结构，该栅极结构包括一栅极以及位于该栅极与该半导体柱体之间的一栅绝缘层；

于每一该些半导体柱体的该侧壁中形成该晶体管的一第一掺杂区，与相同的该半导体柱体的该侧壁上的该电容器相连接；

于每一该些半导体柱体的一顶部形成该晶体管的一第二掺杂区；

将一第二绝缘层部分地填入该些半导体柱体间的间隙，用以覆盖该晶体管；

于该基底上形成多条位线，其中每一该些位线在单一列中与该晶体管的该第二掺杂区电连接；以及

于该基底上形成多条字符线，其中每一该些字符线在单一行中与该晶体管的该栅极相连接。

24、如权利要求23所述的动态随机存取存储器阵列的制造方法，其中于每一该些半导体柱体的该侧壁的该下部上形成该电容器的方法包括：

掺杂该基底的表层与该些半导体柱体的该下部的该侧壁以形成一共享电极；

形成一介电层围绕每一该些半导体柱体的该侧壁的该下部周围；

形成一上电极以覆盖该介电层，该上电极与对应的该第一掺杂区相连接。

25、如权利要求24所述的动态随机存取存储器阵列的制造方法，其中该上电极的顶端高于该介电层的顶端，而且在每一该些半导体柱体的该侧壁的该下部上形成该电容器的方法还包括：

在形成该上电极前，先于该介电层上方的该半导体柱体的该侧壁上形成一环形绝缘层，以使该环形绝缘层围绕着该半导体柱体，且被该上电极的一上部覆盖住。

26、如权利要求25所述的动态随机存取存储器阵列的制造方法，其中该上电极包括一掺杂半导体材料，且位于该环形绝缘层上方的该上电极的一顶部与该半导体柱体直接接触，以便掺质在形成该上电极之后的热制造工艺中，由该上电极的该顶部扩散至该半导体柱体的该侧壁中，以形成该第一掺杂区。

27、如权利要求26所述的动态随机存取存储器阵列的制造方法，其中形成该介电层、该上电极以及该环形绝缘层的方法包括：

于该基底及该些半导体柱体上形成一共形的介电层；

于该些半导体柱体间形成一第一导电层，以覆盖该共形的介电层下部；

移除未被该第一导电层所覆盖的部分该介电层；

于该第一导电层上的每一该些半导体柱体的该侧壁上形成一绝缘间隙壁；

于该些半导体柱体间形成一第二导电层以覆盖该绝缘间隙壁下部；

移除未被该第二导电层所覆盖的部分每一该些绝缘间隙壁，以在每一该些半导体柱体上形成一环形绝缘层；

于该些半导体柱体间以及该环形绝缘层及该第二导电层上形成一第三导电层；

于该些第三导电层上的每一该些半导体柱体的该侧壁上形成一掩模间隙壁；以及

利用该掩模间隙壁作为掩模，依序蚀刻该第三导电层、该第二导电层以及该第一导电层，以形成每一该些半导体柱体的一上电极。

28、如权利要求26所述的动态随机存取存储器阵列的制造方法，其中形成该介电层、该上电极以及该环形绝缘层的方法包括：

于该基底及该些半导体柱体上形成一共形的介电层；

于每一该些半导体柱体的该侧壁上形成一导体间隙壁，并覆盖住部分该共形的介电层；

于该些半导体柱体间形成一绝缘层，以覆盖该些导体间隙壁下部；

移除该些未被该绝缘层所覆盖的部分该导体间隙壁以及部分该介电层；

于该绝缘层上的每一该些半导体柱体的该侧壁上形成一绝缘间隙壁，且该绝缘间隙壁暴露出其所对应的该导体间隙壁的部分上表面；

于该些半导体柱体间形成一第二导电层，以覆盖该些绝缘间隙壁下部；

移除未被该第二导电层所覆盖的部分每一该些绝缘间隙壁，以在每一该些半导体柱体的该侧壁上形成一环形绝缘层；

于该些半导体柱体间以及该些环形绝缘层及该第二导电层上形成一第三导电层；

于该第三导电层上的每一该些半导体柱体的该侧壁上形成一掩模间隙壁；以及

利用该掩模间隙壁作为掩模，依序蚀刻该第三导电层以及该第二导电层，以形成每一该些半导体柱体的一上电极，其中该上电极包括有一导体间隙壁、部分的该第二导电层以及部分的该第三导电层。

29、如权利要求23所述的动态随机存取存储器阵列的制造方法，其中于该第一绝缘层上的每一该些半导体柱体的该侧壁上形成该晶体管的该栅极结构的方法包括：

于该第一绝缘层上的每一该些半导体柱体的该侧壁上形成一栅绝缘层；

于该些半导体柱体间的该第一绝缘层上形成一导电层，且该导电层具有一上表面，而该上表面低于该半导体柱体的上表面；

于该导电层上的每一该些半导体柱体的该侧壁上形成一掩模间隙壁；

于该基底上形成一掩模层，包括多个线形图案，其中每一该些线形图案在单一行中由该些半导体柱体上方经过而成一连续图案；以及

利用该掩模间隙壁以及该掩模层作为掩模，蚀刻该导电层，以在每一该些半导体柱体的该侧壁上形成一栅极，其中该些半导体柱体上的该些栅极在单一行中藉由相同行的该些半导体柱体间的该导电层而互相连接，以形成一栅极线。

30、如权利要求29所述的动态随机存取存储器阵列的制造方法，其中单一行中的该栅极线可直接作为该晶体管的一字符线。

31、如权利要求29所述的动态随机存取存储器阵列的制造方法，其中一字符线形成于该位在线并与其相交，以在对应的行中的该些半导体柱体间，透过至少一接触窗而与其所对应的该栅极线电连接。

32、如权利要求23所述的动态随机存取存储器阵列的制造方法，于该第一绝缘层上的每一该些半导体柱体的该侧壁上形成该晶体管的该栅极结构包括：

于该第一绝缘层上的每一该些半导体柱体的该侧壁上形成一栅绝缘层；

于该些半导体柱体及该第一绝缘层上形成一共形的导电层，并覆盖住该栅绝缘层；

于该些半导体柱体间形成一第一掩模层以覆盖住该共形的导电层下部；

于该共形的导电层及该第一掩模层上形成一第二掩模层，包括多个线形图案，其中每一该些线形图案在单一行中由该些半导体柱体上方经过而成一连续图案；

移除未被该第二掩模层所覆盖的部分该第一掩模层；

移除该第二掩模层；以及

利用所剩余的该第一掩模层作为掩模，各向异性蚀刻该共形的导电层，直到该共形的导电层的上表面实质低于该半导体柱体的上表面，以便于在每一该些半导体柱体的该侧壁上形成似间隙壁的一栅极，其中该些半导体柱体上的该些栅极在单一行中经由相同行的该些半导体柱体间的该导电层而互相连接，以形成一栅极线。

33、如权利要求32所述的动态随机存取存储器阵列的制造方法，其中单一行中的该栅极线可直接作为该晶体管的一字符线。

34、如权利要求32所述的动态随机存取存储器阵列的制造方法，其中一字符线形成于该位在线并与其相交，以在其所对应的行中的该些半导体柱体间，透过至少一接触窗而与其所对应的该栅极线电连接。

35、如权利要求23所述的动态随机存取存储器阵列的制造方法，每一该些位现在单一列中与该些晶体管的该些第二掺杂区直接接触。

36、如权利要求23所述的动态随机存取存储器阵列的制造方法，其中该些半导体柱体上的该些栅极在单一行中藉由相同行的该些半导体柱体间的该导电层而互相连接，以形成该栅极线，而形成该些字符线的步骤包括：

于该基底上形成一介电层，并覆盖住该些位线；以及

形成至少一接触窗穿过该介电层以及于该介电层上形成一字符线，以与该栅极线电连接，其中该接触窗直接接触同行的二该些半导体柱体间的该导电层。

37、如权利要求36所述的动态随机存取存储器阵列的制造方法，其中

每一该些位线形成有一顶盖层配置于其上；以及

该制造方法还包括：

在形成该介电层前，于每一该些由该些位线与其所对应的该些顶盖层所构成的结构的该侧壁上形成一保护间隙壁。

38、如权利要求36所述的动态随机存取存储器阵列的制造方法，其中该接触窗及该字符线以一镶嵌制造工艺形成的。

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