CN1577828A - 半导体器件及引线框架 - Google Patents

半导体器件及引线框架 Download PDF

Info

Publication number
CN1577828A
CN1577828A CNA2004100620829A CN200410062082A CN1577828A CN 1577828 A CN1577828 A CN 1577828A CN A2004100620829 A CNA2004100620829 A CN A2004100620829A CN 200410062082 A CN200410062082 A CN 200410062082A CN 1577828 A CN1577828 A CN 1577828A
Authority
CN
China
Prior art keywords
mentioned
lead
semiconductor device
tube core
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004100620829A
Other languages
English (en)
Inventor
畑内和士
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1577828A publication Critical patent/CN1577828A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

QFN封装(1)具有：半导体芯片(2)、包含装有半导体芯片(2)的主表面(3a)的管芯焊区(3)、沿管芯焊区(3)的周边互相隔开一定间隔而配置的与半导体芯片(2)电连接的多条外部引线(4)、含有侧面(8c)的模制树脂(8)。外部引线(4)包含：其位置面向半导体芯片(2)的一端(5)、从模制树脂(8)露出与侧面(8c)在同一平面上延伸的另一端(6)。外部引线(4)被形成为在配置多条外部引线(4)的方向上的外部引线(4)的长度为另一端(6)比一端(5)小，由此，在可靠地防止引线端子间的短路的产生的同时，提供利用旋转刀片的切割平滑地进行的半导体器件及引线框架。

Description

半导体器件及引线框架
技术领域
本发明一般说来涉及一种半导体器件及在其制造中使用的引线框架，更特定地说，涉及集中模制型的半导体器件及在其制造中使用的引线框架。
背景技术
一直以来，作为半导体封装的制造方法，熟知的是通过对将多个半导体芯片配置成网格状的引线框架上的区域进行集中模制，沿着预定切割线切断该引线框架，切割出多个半导体封装的方法。
该方法与对相当于一个半导体封装的区域分别模制的方法的情况不同，必需按照在模制时形成的每个树脂构件切断引线框架。为此，圆盘状的刀片而不是冲压用的冲模被用于切断，切断时使该刀片一边旋转一边沿引线框架的切割线移动。
另外，以提高QFN(Quad Flat Non-Leaded：方形扁平非引线型)封装的安装性为目的的半导体器件的制造方法被公开于特开2002-261193号公报中。
被公开于特开2002-261193号公报中的半导体器件的制造方法使用了被形成为厚度薄的凹部的引线框架。该凹部位于用刀片切断引线框架的部分，例如在引线框架的表面和背面这两面形成。通过形成这样的凹部，可以防止突出于QFN封装的引线的被连接面(在布线基板上安装QFN封装时面向布线基板的安装面的表面)切断毛刺的形成。由此，可以提高引线的被连接面的平坦度，提高QFN封装的安装性。
另外，以提高内引线端部和焊区的对准精度等为目的的引线框架及其制造方法被公开于特开平6-224342号公报中。此外，以提高单面密封型半导体封装的切割品质及生产率为目的的引线框架及使用了引线框架的树脂密封型半导体器件的制造方法被公开于特开2001-244399号公报中。此外，以防止邻接的引线间的短路、提高可靠性为目的的引线框架及其制造方法被公开于特开平1-133340号公报中。
这样，在被集中模制的引线框架的切断中使用了圆盘状的刀片，但在这种情况下，在引线框架的切断面就会形成沿刀片的行进方向延伸的毛刺。特别是，在引线框架用比较软的铜等形成的情况下，这样的毛刺被形成得较大。一旦毛刺被形成，就会产生在刀片的行进方向上排列的引线端子间发生短路的问题。这样的问题也会在使用圆盘状刀片的切断在特开2002-261193号公报中公开了的引线框架的情况下发生。
另外，在使用圆盘状刀片切断引线框架的情况下，在切断操作进行的同时刀片的刀刃会显著磨损。为此，必需频繁更换刀片。由于使用钻石作为刀刃的刀片非常昂贵，由此会产生增大半导体封装的生产成本的问题。
发明内容
本发明的目的在于解决上述课题，提供在可以可靠地防止引线端子间发生短路的同时，利用旋转刀片的切断可以平滑地进行的半导体器件及引线框架。
本发明的半导体器件具有：半导体芯片；包含装有半导体芯片的主表面的管芯焊区、沿管芯焊区的周边互相隔开一定间隔而配置、与半导体芯片电连接的多个引线端子；以及被设置成覆盖半导体芯片、管芯焊区及引线端子的一部分，包含侧面的树脂构件。引线端子含有其位置面向半导体芯片的一端和从树脂构件露出，与侧面在同一平面上延伸的另一端。引线端子被形成为在多个引线端子被配置的方向上的引线端子的长度在另一端比在这一端小。
附图说明
图1是表示本发明实施例1中的QFN封装的斜视图；
图2是表示从图1中的箭头I I的方向看到的QFN封装的仰视图；
图3是表示图1所示的QFN封装的制造方法的第1工序的斜视图；
图4是从背面侧看图3中的2点点划线IV围住的区域的平面图；
图5和图6是表示图1所示的QFN封装的制造方法的第2和第3工序的剖面图；
图7是表示图1所示的QFN封装的制造方法的第4工序的斜视图。
图8是沿图7中的VIII-VIII线的剖面图；
图9是表示图1所示的QFN封装的制造方法的第5工序的斜视图；
图10是表示从图1中的箭头X方向看到的QFN封装的侧视图；
图11是表示将图1所示的QFN封装安装到布线基板上的工序的剖面图；
图12是表示本发明的实施例2中的QFN封装的斜视图；
图13是表示本发明的实施例3中被使用于QFN封装的制造工序的引线框架的平面图；
图14是表示本发明的实施例4中的QFN封装的仰视图；
图15是表示被使用于图14中的QFN封装的制造工序的引线框架的平面图；
图16是表示本发明的实施例5中的QFN封装的仰视图；
图17是表示被使用于图16中的QFN封装的制造工序的引线框架的平面图；
图18是表示本发明的实施例6中的QFN封装的仰视图；
图19是表示本发明的实施例7中的QFN封装的仰视图；
图20是表示本发明的实施例8中的引线框架的平面图。
具体实施方式
关于本发明的实施例，参照附图进行说明。
(实施例1)
在图1中为了表现QFN(Quad Flat Non-leaded：方形扁平非引线型)封装的内部结构，其局部被透视描绘。另外，QFN封装是指引线端子被配置在围住半导体芯片的四边的半导体封装。该引线端子露出于封装的底面侧，封装的底面被平坦地形成。
参照图1及图2，QFN封装1具备有主表面3a的管芯焊区3、在主表面3a上定位了半导体芯片2、沿管芯焊区3的周边配置的多条外部引线4、从半导体芯片2的端子延伸到多条外部引线4的每一条的键合丝9、以及覆盖以上举出的部件的模制树脂8。
模制树脂8被形成为长方体形状，有面向四周的侧面8c和面向安装有QFN封装1的布线基板的背面8b。作为模制树脂8，例如使用根据需要在环氧树脂或硅酮树脂中混合了固化剂或填充剂等添加剂的材料。
管芯焊区3被形成为方形的板状，还有位于主表面3a的相反侧的背面3b。在主表面3a的中央经由没有图示的粘结剂将半导体芯片2固定。该半导体芯片2例如是CPU(Central Processing Unit：中央处理装置)。半导体芯片2、从半导体芯片2露出的主表面3a的部分、从主表面3a连续至背面3b的管芯焊区3的侧面被模制树脂8覆盖。
对此，管芯焊区3的背面3b从模制树脂8露出，与模制树脂8的背面8b在同一平面上延伸。这样，在使管芯焊区3的背面3b露出的状态下通过形成模制树脂8，可以从背面3b侧有效地散出在半导体芯片2内产生的热量。
在从管芯焊区3的周边隔开规定的距离的位置处设有沿远离管芯焊区3的方向延伸的外部引线4。外部引线4例如由铜形成。
外部引线4有面向主表面3a上的半导体芯片2的一端5、位于一端5的相反侧的另一端6、从一端5向另一端6延伸的被连接面4b。一端5被模制树脂8覆盖。另一端6与模制树脂8的侧面8c在同一平面上延伸。被连接面4b在QFN封装1被安装在布线基板的情况下，是经由焊锡被连接到布线基板的电路上的端子面。被连接面4b与模制树脂8的背面8b在同一平面上延伸。
外部引线4在沿着管芯焊区3的周边的箭头10所示的方向上设有多条。由此，外部引线4隔开规定的间隔被排列使其围住半导体芯片2的周边。在箭头10所示的方向上外部引线4的长度(以下也称为外部引线4的宽度)在一端5为宽度B，在另一端6为比宽度B小的宽度b。也就是说，外部引线4有在另一端6侧其宽度缩小的形状。对于被连接面4b成直角方向的外部引线4的长度(以下也称为外部引线4的厚度)从一端5到另一端6总是恒定的。
作为依照本发明的实施例1的半导体器件的QFN封装1具有：半导体芯片2；包含装有半导体芯片2的主表面3a的管芯焊区3；沿管芯焊区3的周边互相隔开一定的间隔而配置、被电连接于半导体芯片2的作为多个引线端子的外部引线4；以及被设置成覆盖半导体芯片2、管芯焊区3及外部引线4的一部分、包含侧面8c的模制树脂8。
外部引线4包含其位置面向半导体芯片2的一端5、从模制树脂8露出与侧面8c在同一平面上延伸的另一端6。外部引线4被形成为，作为多个外部引线4被配置的方向的箭头10所示的方向的外部引线4的长度，另一端6比一端5小。
管芯焊区3还包含位于与主表面3a的相反一侧，作为从模制树脂8露出的第1表面的背面3b。外部引线4还包含，与背面3b在大致同一平面上从一端5延伸至另一端6，作为从模制树脂8露出的第2表面的被连接面4b。
另外，在本实施例中，将本发明的半导体器件应用于QFN封装1，但是当然并不限定于此。也可以不应用于QFN封装1，例如应用于外部引线被配置在半导体芯片的周围相向的两边的SON(Single Outline Non-leaded：单外形非引线型)封装。
另外，外部引线4可以形成为从一端5到另一端6外部引线4的宽度缓慢变小的形状，也可以在一端5与另一端6的中间部分以阶梯状形成。
接下来，一边参照图1及图3至图11，一边说明有关图1中的QFN封装1的制造方法。
参照图3，通过对铜板实施冲压或蚀刻处理，将铜板构图为规定形状。由此，形成了多个半导体封装形成区域18隔开距离配置的引线框架17。在半导体封装形成区域18，在后继工序中被分割为一个个半导体封装的区域即单元19被排列成网格状。
参照图4，单元19在由4个管芯条23围住的区域被形成。单元19由管芯焊区3、连结管芯焊区3和管芯条23的悬吊式引线21、与管芯条23毗连从管芯条23向管芯焊区3延伸的多条外部引线4构成。外部引线4被形成为连结管芯条23的部分的宽度比面向管芯焊区3的部分的宽度小。
图5及接下来的图6、图8及图11表示的剖面相当于沿图4中V-V线的剖面。参照图5，将粘结剂26涂敷到半导体芯片2的背面。对于粘结剂26来说，除了膏状粘结剂之外，也可以使用膜状粘结剂。将半导体芯片2贴附到管芯焊区3的主表面3a上。
参照图6，使用超声热压键合法等将半导体芯片2的端子与外部引线4的顶面4a通过键合丝9连接起来。键合丝9例如可以使用金(Au)丝。
参照图7及图8，引线框架17的表面用模制树脂28包覆以使半导体芯片2及键合丝9被完全覆盖。此时，不是按照图3中的每个单元19分开用模制树脂包覆，而是集中包覆整个半导体封装形成区域18。
参照图9，将划片板30贴合到模制树脂28的顶面侧之后，翻转整个结构以使引线框架17朝上。使旋转的旋转刀片31沿图4中的切割线22移动，将引线框架17切割成图3中的每个单元19。旋转刀片31刀刃的宽度与切割线22的宽度对应，例如，被形成为0.3mm左右。
通过该切断工序，从引线框架17中有多个如图1所示的QFN封装1被切割出来。由于引线框架17与模制树脂28被同时切断，外部引线4的另一端6与模制树脂8的侧面8c在同一平面上延伸。
参照图10，通过用旋转刀片31切断引线框架17，形成作为切断面的外部引线4的另一端6。为此，在外部引线4的另一端6，在旋转刀片31的移动方向突出的毛刺32被形成。
但是，在QFN封装1，外部引线4的宽度为，在一端5为宽度B，在另一端6为比宽度B小的宽度b。为此，可以增大相邻的外部引线4之间的距离L而维持设置外部引线4的节距不变。并且，通过将另一端6以比一端5小的宽度形成，可以降低切断时产生的外部引线4和旋转刀片31之间的阻力。由此，所形成的毛刺32的大小变小。由于上述理由，可以防止在外部引线4的另一端6形成的毛刺32与位于该外部引线4邻部的其他外部引线4接触。
参照图11，准备具有形成了规定电路的表面33a的布线基板33。将QFN封装1定位于布线基板33的表面33a上以使表面33a与模制树脂8的背面8b互相相向。通过用焊锡连接在表面33a上所形成的电路与外部引线4的被连接面4b，将QFN封装1安装到布线基板33上。此时，也可以通过焊锡连接表面33a与管芯焊区3的背面3b。在这种情况下，可以将在半导体芯片2中产生的热量经由管芯焊区3及焊锡从布线基板33侧散出。
如上所述，在QFN封装1的制造方法中，采用了将切出多个QFN封装1的区域集中用模制树脂28包覆的方法。通过采用这样的方法，首先一点是有不必在引线框架17内在封装之间设置裕量的优点。并且，在QFN封装1中，由于外部引线4不从模制树脂8的侧面突出，所以可以谋求封装的小型化。
并且除此之外，由于集中形成的模制树脂28的形状不依赖于各个封装的形状，所以有无需在开发新封装时重新制作模制树脂的模具的优点。由此，可以减少开发新封装时的投资，进而可以缩短封装的开发期。
根据如此构成的QFN封装1，通过在外部引线4的另一端6形成的毛刺32，可以避免相邻的外部引线4之间短路。由此，可以实现发挥所希望的电学特性的可靠性高的半导体封装。另外，由于可以减少切断时外部引线4与旋转刀片31之间的阻力，可以使旋转刀片31的磨损减轻。由此，在半导体封装的切断工序可以平滑进行的同时，可以削减半导体封装的生产成本。
另外，引线框架切断时产生毛刺的情形不仅在集中模制的情况而且在用模制树脂覆盖每个半导体封装的情况下也会产生。但是在该情况下，由于通常冲压用的冲模被用于引线框架的切断，所以毛刺被形成为向半导体封装的被安装面一侧突出。为此，本发明的防止在相邻的外部引线之间发生短路的效果可以特别在通过集中模制形成的半导体封装方面得到。
并且，在通过集中模制形成的半导体封装中，模制树脂的侧面与外部引线的切断面在同一平面上形成。为此，外部引线的毛刺在被埋入模制树脂的状态下容易形成。在这种状态下毛刺被形成时，其后要去除该毛刺非常困难。因此，本发明可以有效地发挥防止毛刺被形成得较大，进而即使毛刺被形成、短路也难以发生的效果。
(实施例2)
本发明的实施例2中的QFN封装具有与实施例1中的QFN封装1基本相同的结构。下面就不再赘述重复结构的说明。
在图12中为了表现QFN封装的内部结构，其中一部分被透视描绘。
参照图12，在QFN封装41中，外部引线4的宽度为，在一端5为宽度B，在另一端6为比宽B度小的宽度b，除此之外，外部引线4的厚度为，在一端5厚度为T，在另一端6为比厚度T小的厚度t。也就是说，外部引线4具有在另一端6侧其宽度及厚度均缩小的形状。
在依照本发明的实施例2的QFN封装41中，外部引线4被形成为，外部引线4的厚度在另一端6比在一端5小。
在实施例1中的图3所示的工序中，这样的QFN封装41可以通过对与外部引线4的另一端6相当的引线框架部分从管芯焊区3的主表面3a侧实施半蚀刻处理来得到。
根据如此构成的QFN封装41，在实施例1中的图9所示的工序中，可以进一步降低外部引线4与旋转刀片31之间的阻力。由此，在更加可靠地防止相邻的外部引线4间短路的产生的同时，可以使旋转刀片31的磨损进一步减轻。
另外，在实施例1中图3所示的工序中，如果对与切割线22重叠的管芯条23实施半蚀刻处理，可以使旋转刀片31的磨损更加进一步地减轻。
(实施例3)
在本发明的实施例3中，QFN封装的制造工序中所使用的引线框架的形状与实施例1不同。下面就不再赘述重复结构的说明。
图13是对应于实施例1中的图4的附图。
参照图13，在实施例3中使用了引线框架50以替代在实施例1中的图3所示的工序里的引线框架17。引线框架50虽然具有与引线框架17基本相同的结构，但矩形的框部52却在管芯条23互相正交的位置处形成。矩形的框部52限定了开口部51，该开口部51的位于与切割线22重叠的位置。
根据如此构成的引线框架50，在实施例1中的图9所示的工序里，当使旋转的旋转刀片31沿切割线22移动时，没有必要在开口部51的位置处切断管芯条23。为此，可以使旋转刀片31的磨损进一步减轻。
(实施例4)
本发明的实施例4中的QFN封装具有与实施例1中的QFN封装1基本相同的结构。下面就不再赘述重复结构的说明。
图14是与实施例1中的图2对应的附图。
参照图14，在QFN封装61中，4条悬吊式引线21分别从各个管芯焊区3的角部向模制树脂8的周边延伸。悬吊式引线21具有在管芯焊区3的背面3b平行地延伸、对背面3b以台阶方式形成的表面21b。表面21b被模制树脂8覆盖。其结果是，QFN封装61的外观与QFN封装1的外观没有变化。
图15是与实施例1中的图4对应的附图。
参照图15，在实施例4中，在实施例1中的图3所示的工序里，对引线框架62的悬吊式引线21部分实施半蚀刻处理。由此，悬吊式引线21的表面21b在比管芯焊区3的背面3b靠后的位置处形成。
本发明实施例4的QFN封装61还具有作为从管芯焊区3的周边呈放射状延伸的悬吊式引线部的悬吊式引线21。悬吊式引线21有与背面3b平行地延伸、被模制树脂8覆盖的作为第3表面的表面21b。
根据如此构成的QFN封装61，悬吊式引线21的表面21b被模制树脂8覆盖。为此，在实施例1中的图11所示的工序里，即使是QFN封装61对于布线基板带有误差地被定位的情况下，也可以防止悬吊式引线21与布线基板短路。例如，可以避免悬吊式引线21和与该悬吊式引线21相邻的外部引线4与布线基板上的同一端子连接的情形。由此，在可以进行所希望的工作的状态下将QFN封装61安装到布线基板上。
(实施例5)
本发明的实施例5中的QFN封装具有与实施例1中的QFN封装1基本相同的结构。下面就不再赘述重复结构的说明。
图16是与实施例1中的图2对应的附图。
参照图16，在QFN封装71中，连接引线73在相邻的外部引线4之间延伸。连接引线73具有与外部引线4的被连接面4b平行地延伸、对被连接面4b以台阶方式形成的表面73b。表面73b被模制树脂8覆盖。其结果是，QFN封装71的外现与QFN封装1的外观没有变化。通过设有这样的连接引线73，可以将被连接到连接引线73的外部引线4设定为互相相同的电位。
图17是与实施例1中的图4对应的附图。
参照图17，在实施例5中，在实施例1中的图3所示的工序里，对引线框架72的连接引线73部分实施半蚀刻处理。由此，连接引线73的表面73b在比外部引线4的被连接面4b靠后的位置处形成。
本发明实施例5的QFN封装71还具有作为电连接相邻的外部引线4之间的连接端子的连接引线73。连接引线73包含作为与被连接面4b平行地延伸、被模制树脂8覆盖的第4表面的表面73b。
根据如此构成的QFN封装71，不用使连接引线73露出，并且不用通过金线等进行连接加工，就可以进行相邻的外部引线4间的电连接。由此，例如，即使在独立的布线在分别连接相邻的外部引线4的布线基板的端子间延伸的情况下，也不用对该布线实施设置绝缘覆盖膜等处理，可以进行相邻的外部引线4间的电连接。
(实施例6)
本发明的实施例6中的QFN封装具有与实施例1中的QFN封装1基本相同的结构。下面就不再赘述重复结构的说明。
图18是对应于实施例1中的图2的附图。参照图18，在QFN封装76中，在管芯焊区3的角部之中的一个部位形成台阶部77。台阶部77被形成为对于管芯焊区3的背面3b低一级。台阶部77被模制树脂8覆盖。
在本发明实施例6的QFN封装76中，在管芯焊区3的背面3b的角部形成作为台阶的台阶部77。
在实施例1中的图3所示的工序里，这样的QFN封装76可以通过对管芯焊区3的角部之中的一个部位从背面3b侧实施半蚀刻处理来得到。
根据如此构成的QFN封装76，在将QFN封装76定位于规定的位置时，可以利用在管芯焊区3的角部形成的台阶部77作为指标显示。例如，从形成台阶部77的位置该取QFN封装76的方向，将QFN封装76在正确的方向安装到布线基板上。
(实施例7)
本发明的实施例7中QFN封装具有与实施例1中的QFN封装1基本相同的结构。下面就不再赘述重复结构的说明。
图19是对应于实施例1中的图2的附图。参照图19，在QFN封装78中，在外部引线4的被连接面4b及管芯焊区3的背面3b，隔开一定间隔形成宽度窄的多个沟槽。另外，也可以替代沟槽形状，将外部引线4的被连接面4b及管芯焊区3的背面3b形成为梨皮状。
在本发明的实施例7的QFN封装78中，在被连接面4b及背面3b中的至少一面形成为凹凸形状。
在实施例1中的图3所示的工序里，这样的QFN封装78可以通过对被连接面4b及背面3b实施适当的半蚀刻处理来得到。
根据如此构成的QFN封装78，在实施例1中的图11所示的工序中，使用焊锡将QFN封装78安装到布线基板时，可以增大被连接面4b及背面3b与焊锡的接触面积。由此，由于可以增大对被连接面4b及背面3b焊锡的紧密接触性，可以提高QFN封装78安装的可靠性。
(实施例8)
在实施例1中的图3所示的工序中，使用图20所示的引线框架以替代引线框架17。通过实施在实施例1中说明过的制造方法，从该引线框架制造实施例1至7的任一项中记载的QFN封装。
参照图20，在引线框架81的中央部，限定矩形形状的半导体封装形成区域90。与图3中的半导体封装形成区域18一样，在半导体封装形成区域90，在后继工序中被分割为一个个半导体封装的区域即单元82被排列成网格状。切割线88在相邻的单元82之间延伸。
在与半导体封装形成区域90的周边隔开规定距离的位置上，模制端线89延伸。模制端线89是图7及图8所示的模制树脂28(集中覆盖整个半导体封装形成区域90的模制树脂)的周边延伸的线。在半导体封装形成区域90的周围，被半导体封装形成区域90的周边和模制端线89围住的呈带状延伸的周边区域83受到限定。在周边区域83，形成隔开规定间隔设置的开口部85和在相邻的开口部85之间延伸的沟槽部86。
进而，在周边区域83的周围，沿引线框架81的周边的周边区域84受到限定。在周边区域84，形成在切割线8 8的延长线上延伸的多个缝隙87。
本发明实施例8的引线框架81是被用于制造实施例1至7的任一项中记载的半导体封装、被切割出多个半导体封装的引线框架。引线框架81具有：作为管芯焊区3与多条外部引线4呈毗连状态的单元82被排列为网格状的半导体器件形成区域的半导体封装形成区域90；作为沿半导体封装形成区域90的周边呈带状延伸，互相隔开一定间隔形成多个开口部85的第1周边区域的周边区域83。
在周边区域83，形成在相邻的开口部85之间延伸的沟槽部86。引线框架81还具有作为在周边区域83的周围呈带状延伸，在相邻的单元82的边界线延伸的方向上形成了缝隙87的第2周边区域的周边区域84。
根据如此构成的引线框架81，在周边区域83形成开口部85。为此，可以提高模制树脂28对引线框架81的周边区域83的紧密接触性。由此，在实施例1中的图9所示的工序里，在用旋转刀片31切断引线框架81时，可以防止引线框架81的周边区域83与模制树脂28分离。另一方面，模制树脂28保持被贴附到划片板30上的状态。其结果是，可以避免引线框架81切断时引线框架81的切屑飞溅而半导体封装受该切屑损伤的情况。
另外，开口部85最好在偏离切割线88的延长线的位置处形成。由此，可以更加可靠地得到上述效果。另外，在引线框架81中在开口部85之间形成沟槽部86。为此，可以提高模制树脂28对引线框架81的周边区域83的紧密接触性。
进而，在引线框架81的周边区域84，形成沿切割线88的延长线延伸的缝隙87。为此，在实施例1中的图9所示的工序里，在用旋转刀片31切断引线框架81的周边区域84时，使旋转刀片31沿缝隙87移动。由此，可以减轻旋转刀片31的磨损。
如上所述，依照本发明，可以提供在可以可靠地防止引线端子间短路的发生的同时，利用旋转刀片的切割可以平滑地进行的半导体器件及引线框架。
可以清楚知道，虽然详细说明并揭示了本发明，但这仅仅是例示性的，而不是限制性的，发明的宗旨和范围只能通过所附权利要求的范围来限定。

Claims (10)

1.一种半导体器件，
具有：
半导体芯片；
包含装有上述半导体芯片的主表面的管芯焊区；
沿上述管芯焊区的周边互相隔开一定间隔而配置、与上述半导体芯片电连接的多个引线端子；
被设置成覆盖上述半导体芯片、上述管芯焊区及上述引线端子的一部分，包含侧面的树脂构件，
上述引线端子含有其位置面向上述半导体芯片的一端和从上述树脂构件露出，与上述侧面在同一平面上延伸的另一端，上述引线端子被形成为在上述多个引线端子被配置的方向上的上述引线端子的长度为上述另一端比上述一端小。
2.如权利要求1所述的半导体器件，上述引线端子被形成为上述引线端子的厚度为上述另一端比上述一端小。
3.如权利要求1所述的半导体器件，上述管芯焊区还包含位于与上述主表面相反的一侧，从上述树脂构件露出的第1表面，上述引线端子还包含在与上述第1表面大致同一平面上从上述一端延伸至上述另一端，从上述树脂构件露出的第2表面。
4.如权利要求3所述的半导体器件，还具有从上述管芯焊区的周边呈放射状延伸的悬吊式引线部，上述悬吊式引线部包含与上述第1表面平行地延伸，被上述树脂构件覆盖的第3表面。
5.如权利要求3所述的半导体器件，还具有电连接相邻的上述引线端子间的连接端子，上述连接端子包含与上述第2表面平行地延伸，被上述树脂构件覆盖的第4表面。
6.如权利要求3所述的半导体器件，上述第1及第2表面的至少一个形成为凹凸状。
7.如权利要求3所述的半导体器件，上述管芯焊区在上述第1表面的角部形成台阶。
8.一种引线框架，被用于权利要求1所述的半导体器件的制造，使多个半导体器件被切割出来，具备：
上述管芯焊区和上述多个引线端子呈毗连状态的单元被排列为网格状的半导体器件形成区域；
沿上述半导体器件形成区域的周边呈带状延伸，互相隔开一定间隔形成多个开口部的第1周边区域。
9.如权利要求8所述的引线框架，在上述第1周边区域上，形成在相邻的上述开口部之间延伸的沟槽部。
10.如权利要求8所述的引线框架，还具有在上述第1周边区域的周围呈带状延伸，在相邻的上述单元的边界线延伸的方向上形成缝隙的第2周边区域。
CNA2004100620829A 2003-07-02 2004-07-02 半导体器件及引线框架 Pending CN1577828A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP190465/2003 2003-07-02
JP2003190465A JP2005026466A (ja) 2003-07-02 2003-07-02 半導体装置およびリードフレーム

Publications (1)

Publication Number Publication Date
CN1577828A true CN1577828A (zh) 2005-02-09

Family

ID=33549815

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004100620829A Pending CN1577828A (zh) 2003-07-02 2004-07-02 半导体器件及引线框架

Country Status (5)

Country Link
US (1) US20050001292A1 (zh)
JP (1) JP2005026466A (zh)
KR (1) KR20050004059A (zh)
CN (1) CN1577828A (zh)
TW (1) TW200504988A (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100409418C (zh) * 2006-08-01 2008-08-06 上海凯虹科技电子有限公司 Qfn芯片封装工艺
CN101958293A (zh) * 2009-07-13 2011-01-26 大日本印刷株式会社 半导体装置用布线构件、半导体装置用复合布线构件及树脂密封型半导体装置
CN101540309B (zh) * 2008-03-14 2011-06-29 日月光半导体制造股份有限公司 半导体封装及其制作方法
CN102214631A (zh) * 2010-04-09 2011-10-12 飞思卡尔半导体公司 用于半导体装置的引线框
WO2017041689A1 (zh) * 2015-09-11 2017-03-16 深圳市汇顶科技股份有限公司 传感芯片封装组件和具有该传感芯片封装组件的电子设备
CN107305851A (zh) * 2016-04-22 2017-10-31 瑞萨电子株式会社 半导体器件的制造方法以及半导体器件
CN107611113A (zh) * 2016-07-12 2018-01-19 株式会社三井高科技 引线框架
WO2018133060A1 (zh) * 2017-01-22 2018-07-26 深圳市汇顶科技股份有限公司 一种指纹芯片封装及加工方法
CN108735701A (zh) * 2017-04-13 2018-11-02 恩智浦美国有限公司 具有用于包封期间的毛刺缓解的虚设引线的引线框架
CN110504232A (zh) * 2018-05-16 2019-11-26 敦泰电子有限公司 四方扁平无引脚封装及使其能够被切割的方法
WO2020087584A1 (zh) * 2018-10-30 2020-05-07 惠科股份有限公司 引脚组件及显示装置
CN111326424A (zh) * 2018-12-14 2020-06-23 无锡华润矽科微电子有限公司 Qfn框架的布置及封装生产方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4079874B2 (ja) * 2003-12-25 2008-04-23 沖電気工業株式会社 半導体装置の製造方法
US7554179B2 (en) * 2005-02-08 2009-06-30 Stats Chippac Ltd. Multi-leadframe semiconductor package and method of manufacture
NL1029169C2 (nl) * 2005-06-02 2006-12-05 Fico Bv Vlakke drager voor elektronische componenten, omhulde elektronische component en werkwijze.
US20070132075A1 (en) * 2005-12-12 2007-06-14 Mutsumi Masumoto Structure and method for thin single or multichip semiconductor QFN packages
US7947534B2 (en) * 2006-02-04 2011-05-24 Stats Chippac Ltd. Integrated circuit packaging system including a non-leaded package
US9437458B2 (en) * 2013-11-12 2016-09-06 Infineon Technologies Ag Method of electrically isolating leads of a lead frame strip
JP7231382B2 (ja) * 2018-11-06 2023-03-01 ローム株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188366A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置
JP3634757B2 (ja) * 2001-02-02 2005-03-30 株式会社三井ハイテック リードフレーム
KR20020093250A (ko) * 2001-06-07 2002-12-16 삼성전자 주식회사 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지
JP3704304B2 (ja) * 2001-10-26 2005-10-12 新光電気工業株式会社 リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100409418C (zh) * 2006-08-01 2008-08-06 上海凯虹科技电子有限公司 Qfn芯片封装工艺
CN101540309B (zh) * 2008-03-14 2011-06-29 日月光半导体制造股份有限公司 半导体封装及其制作方法
CN101958293A (zh) * 2009-07-13 2011-01-26 大日本印刷株式会社 半导体装置用布线构件、半导体装置用复合布线构件及树脂密封型半导体装置
CN101958293B (zh) * 2009-07-13 2012-11-07 大日本印刷株式会社 半导体装置用布线构件、半导体装置用复合布线构件及树脂密封型半导体装置
CN102214631A (zh) * 2010-04-09 2011-10-12 飞思卡尔半导体公司 用于半导体装置的引线框
US10121750B2 (en) 2015-09-11 2018-11-06 Shenzhen GOODIX Technology Co., Ltd. Sensor chip package assembly and electronic device having sensor chip package assembly
WO2017041689A1 (zh) * 2015-09-11 2017-03-16 深圳市汇顶科技股份有限公司 传感芯片封装组件和具有该传感芯片封装组件的电子设备
CN107305851A (zh) * 2016-04-22 2017-10-31 瑞萨电子株式会社 半导体器件的制造方法以及半导体器件
CN107305851B (zh) * 2016-04-22 2021-11-30 瑞萨电子株式会社 半导体器件的制造方法以及半导体器件
CN107611113A (zh) * 2016-07-12 2018-01-19 株式会社三井高科技 引线框架
WO2018133060A1 (zh) * 2017-01-22 2018-07-26 深圳市汇顶科技股份有限公司 一种指纹芯片封装及加工方法
CN108735701A (zh) * 2017-04-13 2018-11-02 恩智浦美国有限公司 具有用于包封期间的毛刺缓解的虚设引线的引线框架
CN108735701B (zh) * 2017-04-13 2021-12-24 恩智浦美国有限公司 具有用于包封期间的毛刺缓解的虚设引线的引线框架
CN110504232A (zh) * 2018-05-16 2019-11-26 敦泰电子有限公司 四方扁平无引脚封装及使其能够被切割的方法
WO2020087584A1 (zh) * 2018-10-30 2020-05-07 惠科股份有限公司 引脚组件及显示装置
CN111326424A (zh) * 2018-12-14 2020-06-23 无锡华润矽科微电子有限公司 Qfn框架的布置及封装生产方法

Also Published As

Publication number Publication date
JP2005026466A (ja) 2005-01-27
KR20050004059A (ko) 2005-01-12
TW200504988A (en) 2005-02-01
US20050001292A1 (en) 2005-01-06

Similar Documents

Publication Publication Date Title
CN1577828A (zh) 半导体器件及引线框架
CN1674268A (zh) 半导体器件
US7514293B2 (en) Method of manufacturing a semiconductor device
US6800507B2 (en) Semiconductor device and a method of manufacturing the same
US6841414B1 (en) Saw and etch singulation method for a chip package
CN1659698A (zh) 包括半导体器件的四方扁平无引线封装
CN1481019A (zh) 引线框架及其制造方法
CN1512574A (zh) 半导体器件及其制造方法
US7410835B2 (en) Method for fabricating semiconductor package with short-prevented lead frame
CN1123469A (zh) 半导体器件
CN1272837C (zh) 半导体器件和电路基板
CN1862797A (zh) 引线框架及树脂密封型半导体器件
CN1641832A (zh) 半导体器件及其制造方法
KR20030031843A (ko) 리드프레임 및 그 리드프레임을 사용한 반도체 장치의제조 방법
CN1412843A (zh) 引线框架、其制造方法及使用它的半导体器件的制造方法
CN1755907A (zh) 半导体器件的制造方法
CN1160781C (zh) 分立半导体器件及其制造方法
CN1652314A (zh) 引线框架、半导体芯片封装、及该封装的制造方法
US11450534B2 (en) Packaging process for side-wall plating with a conductive film
CN1310316C (zh) 混合集成电路装置
JP2010258200A (ja) 半導体装置およびその製造方法
CN1822357A (zh) 半导体器件封装及其制造方法和半导体器件
CN1574331A (zh) 半导体器件
CN1192420C (zh) 半导体器件及其制造方法、电路基板及电子装置
CN1435882A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication