CN1515033A - 横向pin二极管及其处理方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 144
- 239000002019 doping agent Substances 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000011810 insulating material Substances 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 29
- 238000010586 diagram Methods 0.000 description 25
- 238000005530 etching Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000008521 reorganization Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000013517 stratification Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- QDZOEBFLNHCSSF-PFFBOGFISA-N (2S)-2-[[(2R)-2-[[(2S)-1-[(2S)-6-amino-2-[[(2S)-1-[(2R)-2-amino-5-carbamimidamidopentanoyl]pyrrolidine-2-carbonyl]amino]hexanoyl]pyrrolidine-2-carbonyl]amino]-3-(1H-indol-3-yl)propanoyl]amino]-N-[(2R)-1-[[(2S)-1-[[(2R)-1-[[(2S)-1-[[(2S)-1-amino-4-methyl-1-oxopentan-2-yl]amino]-4-methyl-1-oxopentan-2-yl]amino]-3-(1H-indol-3-yl)-1-oxopropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-3-(1H-indol-3-yl)-1-oxopropan-2-yl]pentanediamide Chemical compound C([C@@H](C(=O)N[C@H](CC=1C2=CC=CC=C2NC=1)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(C)C)C(N)=O)NC(=O)[C@@H](CC=1C2=CC=CC=C2NC=1)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@@H](CC=1C2=CC=CC=C2NC=1)NC(=O)[C@H]1N(CCC1)C(=O)[C@H](CCCCN)NC(=O)[C@H]1N(CCC1)C(=O)[C@H](N)CCCNC(N)=N)C1=CC=CC=C1 QDZOEBFLNHCSSF-PFFBOGFISA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 241000447437 Gerreidae Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 102100024304 Protachykinin-1 Human genes 0.000 description 1
- 101800003906 Substance P Proteins 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/548—Amorphous silicon PV cells
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
一种PIN二极管(10)，其包括：一P区域(16)，形成于一基底(14)之一第一表面(12)；一N区域(18)，形成于该基底(14)之该第一表面(12)；以及一中间区域(20)，形成于该基底(14)之该第一表面(12)，以及，形成于该P区域(16)及该N区域(18)之间，其中，该中间区域(20)之一掺质浓度系低于该P区域(16)之一掺质浓度，并低于该N区域(18)之一掺质浓度。另外，该PIN二极管(10)更具有一第一导电构件(26)，排列于该P区域(16)之一侧边，其中，该第一导电构件(26)系背对于该中间区域(20)；以及一第二导电构件(28)，排列于该N区域(18)之一侧边，其中，该第二导电构件(28)系背对于该中间区域(20)。该PIN二极管(10)最好系利用一隔离层，该隔离层之表面系覆盖着另一隔离层(24)，藉以与该基底(14)分离，其中，该隔离层系背对于该基底(14)，并且，该隔离层系利用填满隔离材料之渠沟(34)横向包围，藉以达到充分隔离及密封。
Description
[发明领域]
本发明系有关于一种PIN二极管及其处理方法。特别是，本发明系有关于一种具有横向电流方向之PIN二极管。
[发明背景]
PIN二极管系在一具有P掺质之P区域及一具有N掺质之N区域间系具有一中间区域之半导体二极管，其中，这个中间区域之掺质浓度系远小于这个P区域及这个N区域，并且，这个中间区域亦可以称为一本质区域或I区域。除此以外，PIN二极管系大量应用于高频电路，其中，这些PIN二极管系可以应用于各种功能，藉以做为频率在50GHz以上之被动型高频二极管。对于许多应用而言，我们系期待或需要具有”长”I区域之PIN二极管。
已知，PIN二极管系呈现垂直结构，亦即：P掺质半导体层、淡掺质半导体层、N掺质半导体层，藉此，P区域、I区域、N区域便可以根据这个连续顺序及其相反顺序，分别生长于基底或晶圆表面。这个I区域的所谓长度系对应于淡掺质半导体层的厚度。利用这种方式，虽然任何可想象到之长度均可以透过生长对应厚度的淡掺质半导体层完成制造，但实务上，这种方式却可能会导致各种技术问题。另一方面，我们亦期待或需要将阳极及阴极的接触或焊垫排列于这个装置的单一或相同侧边，举例来说，排列在基底表面生长的层积结构表面。这表示：这个层积结构的侧边必须存在某个电性连接，其可以由这个层积结构下面开始延伸，并且，可以跨越这个装置的整体高度。特别是，在具有长I区域(大于30μm)或对应厚度的淡掺质半导体层的情况中，这个问题更加难以克服。另一方面，当切割基底表面制造的PIN二极管时，及/或，当隔离相同基底表面、横向相邻半导体结构的PIN二极管时，长I区域亦可能会发生问题。切晶(dicing)操作，亦即：锯开表面具有生长层积结构的PIN二极管的基底，系产生粗糙表面或锯开边界，其可能会对PIN二极管的边界重组特性造成负面影响。有鉴于此，利用渠沟蚀刻横向分隔及/或隔离相邻装置的PIN二极管，其相对有利于边界重组特性，在现今技术上，系受限于大约30μm的渠沟深度及/或半导体层积结构的厚度。因此，具有特别长I区域(大于30μm)的PIN二极管制造将会变得复杂且昂贵，并且，将会需要边界重组特性的妥协。
有鉴于此，本发明的主要目的便是提供具有长I区域的PIN二极管，以及，这种PIN二极管的制造方法。
为达到上述及其它目的，本发明系可以利用权利要求第1项所述的方法，或者，利用权利要求第8项所述的PIN二极管加以达到。
[发明概述]
本发明系基于水平排列PIN二极管的想法，亦即：平行于晶圆表面，藉以得到期待或需要的长I区域，其中，这个长I区域系无关于形成I区域的淡掺质半导体层厚度。为了制造具有水平P-I-N结构的PIN二极管，本发明系使用渠沟技术及晶圆连结技术的组合。渠沟技术系制造低重组率的高品质钝氧化物界面。另外，水平排列的P-I-N结构系可以提升额外的自由度，藉以选择电流/信号流的方位及剖面。特别是，具有长I区域的PIN二极管，其迄今仅能够利用特别厚度的磊晶(30μm至150μm)加以实施，亦可以更轻易实现，并且，具有长I区域的PIN二极管亦可以具备各种参数。特别是，阳极及阴极的焊垫亦可以分别轻易实施在相同晶圆表面或这个装置的相同侧边。另外，举例来说，这个PIN二极管亦可以设计为覆晶(flipchip)。具有长I区域的PIN二极管亦透过直接晶圆连结技术的使用，完全封闭在氧化物里面。
根据本发明的PIN二极管，启始材料系可以使用直接连结晶圆，其已经在搬运或承载晶圆(以下系可以称为基底)及装置或装置晶圆(以下系可以称为装置基底)间具有隔离氧化层。这个隔离氧化层系形成这个PIN二极管的随后I区域的界面。平行于随后电流的方向，数个渠沟系蚀刻于这个装置基底里面，其中，这些渠沟系由这个装置基底的曝露表面延伸至这个装置基底及这个基底间的隔离氧化层。同样地，数个渠沟系垂直于电流方向地蚀刻于这个装置基底里面。如此，随后PIN二极管的区域，利用氧化层，便可以与其余的装置基底横向隔离。利用这些渠沟的横向设计及延伸，其基本上受限于这个装置基底的横向延伸，设计者，在设计这个PIN二极管的形状及剖面时，以及，在设计个别P区域、N区域、I区域时，便可以具备各种可能性(carte blanche)。如此，具有长I区域的PIN二极管便可以格外容易提供，其中，这个长I区域系可以称为中间区域。另外，这个长I区域或中间区域的长度亦可以特别取决于这些渠沟的深度。
为了制造这种横向PIN二极管的P区域及N区域，本发明系可以使用蚀刻渠沟，其中，这些蚀刻渠沟分别填满高导电性的P+或N+复晶硅。或者，为了制造这种横向PIN二极管的P区域及N区域，本发明亦可以适当掺质这个半导体，其系将对应的P材料或N材料，急剧植入(steep implant)这个装置基底上、预定形成P区域或N区域的区域。或者，为了制造这种横向PIN二极管的P区域及N区域，本发明亦可以利用蚀刻渠沟，其随后分别具有磷或硼的衬里做为掺质材料，其中，这些掺质材料随后会扩散至这个装置基底的渠沟四周区域。若蚀刻这个装置基底及这个装置(位于这个P区域或N区域下方)间的隔离氧化层，连接这个基底的接触便可以完成，藉此，这个P区域或这个N区域便可以透过这个基底的背面侧边接触。具有增加导电性的层积，其可能是利用金属硅化物或钨制造，以及，其可能会由这个装置基底的表面延伸至这个装置基底的深度，系可以提供在这个P区域或这个N区域里面或后面。如此，这个P区域或这个N区域内的压降，当电流通过这个PIN二极管时，便可以降低，并且，这个PIN二极管内部的电流分布亦可以更具同构型。最后，这个结构亦可以覆盖氧化物/氮化物的包夹钝化层。因此，若能够选择具有适当几何的二极管区域，各种电性参数便可以最佳化。举例来说，具有格外优良IP3特性及格外优良前向电阻Rf的PIN二极管系可以利用同心圆几何或蛋糕切片几何(小N区域及大P区域)加以实施。
根据本发明的较佳实施例，一种PIN二极管的制造方法系包括下列步骤：形成一P区域于一基底之一第一表面；形成一N区域于该基底之该第一表面，并且，该N区域系与该P区域间隔；形成一中间区域于该基底之该第一表面，并且，该中间区域系介于该P区域及该N区域之间，其中，该中间区域之一掺质浓度系低于该P区域之一掺质浓度，以及，该中间区域之一掺质浓度系低于该N区域之一掺质浓度；形成一第一导电构件于该P区域之一侧边，其中，该第一导电构件系背对于该中间区域；以及形成一第二导电构件于该N区域之一侧边，其中，该第二导电构件系背对于该中间区域。较佳者，本发明方法更具有下列步骤：提供该基底及一装置基底；以及晶圆连结该基底及该装置基底，其中，该P区域、该N区域、及该中间区域系形成于该装置基底，并且，该P区域、该N区域、及该中间区域系隔离于该基底。另外，一渠沟最好系形成于该装置基底之一区段，该区域系毗邻该中间区域，其中，该渠沟系由该装置基底之一表面延伸，该表面系背对于该基底，以及，该渠沟系延伸至该装置基底之一表面，该表面系相对于该基底，以及，该渠沟系进一步形成于该装置基底之复数区段，其中，该等区段系毗邻该P区域及该N区域。该渠沟系可以填满一隔离材料，以及，该渠沟最好紧邻该中间区域及/或该P区域及该N区域。另外，本发明方法更具有下列步骤：形成一隔离层于该P区域、该N区域、及该中间区域上方，藉以产生完全密封在氧化物里面之一横向PIN二极管，假设该渠沟系相应地设计。
根据本发明的另一较佳实施例，一种PIN二极管系包括：一P区域，形成于一基底之一第一表面；一N区域，形成于该基底之该第一表面；一中间区域，形成于该基底之该第一表面，以及，形成于该P区域及该N区域之间，其中，该中间区域之一掺质浓度系低于该P区域之一掺质浓度，以及，该中间区域之一掺质浓度系低于该N区域之一掺质浓度。另外，本发明PIN二极管更包括：一第一导电构件，排列于该P区域之一侧边，其中，该第一导电构件系背对于该中间区域；以及一第二导电构件，排列于该N区域之一侧边，其中，该第二导电构件系背对于该中间区域。另外，该基底系可以具有：一隔离层，位于该基底之表面，以及，一装置基底，位于该隔离层表面，其中，该P区域、该N区域、及该中间区域系排列于该装置基底。一渠沟，形成于该装置基底之一区段，该渠沟系毗邻该中间区域，其中，该渠沟系由该装置基底之一表面延伸，该表面系背对于该基底，以及，该渠沟系延伸至该装置基底之一表面，该表面系相对于该基底，以及，该渠沟系利用一隔离材料填满，系可以隔离该中间区域。另外，若该渠沟系进一步排列于该装置基底之复数区段，其中，该等区段系毗邻该P区域及该N区域，该P区域及该N区域系相对于该装置基底之其它区域。另外，本发明PIN二极管更包括一隔离层，覆盖该P区域、该N区域、及该中间区域之表面，其中，该隔离层系背对于该基底。横向地，该中间区域系可以具有一矩形、一梯形、一圆形、或任何其它形状，其中，该P区域及该N区域系可以排列于该矩形或该梯形之两相对侧边。另外，该P区域及该N区域均可以延伸跨越一整体侧边或一部分侧边。另外，该中间区域之横向形成系一圆形，其中，该P区域或该N区域系沿着该中间区域之边界，利用圆形方式延伸，其中，该N区域或该P区域，基本上，系排列于该中间区域之中心，以及，该第二导电构件或该第一导电构件系排列于其中心。
本发明PIN二极管或本发明PIN二极管制造方法之优点系一长中间区域或长I区域之可能性。借着P区域、I区域或中间区域、及N区域之横向排列，该I区域在电流方向之长度系独立于一淡掺质半导体层之厚度，其中，该淡掺质半导体层系形成该中间区域，以及，该淡掺质半导体层系可以利用任何方式轻易延伸。另一特征系本发明PIN二极管之设置高度，其中，该设置高度系可以藉此降低，以及，该设置高度系可以无关于该中间区域之长度。利用本发明PIN二极管，由于该中间区域(独立于电流方向之长度)可以利用氧化层完全地横向包围，因此，本发明PIN二极管之电荷载子重组特性系可以明显改善，举例来说，相较于具有一长I区域之已知PIN二极管(利用表面锯开进行切割)，其中，该等氧化层系直接毗邻该I区域。另外，本发明PIN二极管系可以轻易地将两个端点(P区域及N区域)同时排列于这种PIN二极管之相同侧边或表面。有鉴于此，本发明PIN二极管系格外适用于覆晶(flip-chip)技术。
[所附附图的简单说明]
本发明的较佳实施例系，配合所附附图，详细说明如下，其中：
图1A系表示根据本发明第一较佳实施例的PIN二极管的概要图；
图1B系表示图1A的PIN二极管的俯视概要图；
图2系表示根据本发明另一较佳实施例的PIN二极管的俯视概要图；
图3系表示根据本发明另一较佳实施例的PIN二极管的俯视概要图；
图4A系表示根据本发明另一较佳实施例的PIN二极管的垂直剖面概要图；
图4B系表示图4A的PIN二极管的俯视概要图；
图5A系表示根据本发明另一较佳实施例的PIN二极管的垂直剖面概要图；
图5B系表示图5A的PIN二极管的俯视概要图；
图6A系表示根据本发明另一较佳实施例的PIN二极管的垂直剖面概要图；
图6B系表示图6A的PIN二极管的俯视概要图；
图7A系表示根据本发明另一较佳实施例的PIN二极管的垂直剖面概要图；
图7B系表示图7A的PIN二极管的俯视概要图；
图8A系表示根据本发明另一较佳实施例的PIN二极管的垂直剖面概要图；
图8B系表示图8A的PIN二极管的俯视概要图；
图9A系表示根据本发明另一较佳实施例的PIN二极管的垂直剖面概要图；以及
图9B系表示图9A的PIN二极管的俯视概要图。
[较佳实施例的详细说明]
图1A系表示根据本发明第一较佳实施例的PIN二极管10的垂直剖面概要图，亦即：沿着某个平面的剖面图，其中，这个平面系垂直于基底14的第一表面12，并且，这个PIN二极管10系形成在这个基底14的第一表面12。图1B系表示图1A的PIN二极管的水平剖面概要图，亦即：沿着某个平面的剖面图，其中，这个平面系平行于这个基底14的第一表面12。这个PIN二极管10分别具有：P区域16、N区域18、及中间区域或I区域20。在这个基底14及这个P区域16及这个区域18之间，以及，在这个基底14及这个中间区域20之间，第一隔离氧化层22系排列在这个基底14的第一表面12。同样地，第二隔离氧化层24，其基本上平行于第一隔离氧化层22，系排列在这个P区域16、这个N区域18、及这个中间区域20的表面，并且，第二隔离氧化层24系背对于这个基底14的第一表面12。在横向方向(图1B)，这个中间区域20基本上系呈现矩形。这个P区域16及这个N区域18系排列在这个矩形的相对侧边，并且，这个P区域16及这个N区域18系沿着个别侧边的整体宽度毗邻于这个中间区域。在垂直方向(亦即：垂直这个基底14的第一表面12)，如同这个中间区域20，这个P区域16及这个N区域18系由第一隔离氧化层22延伸至第二隔离氧化层24，以及，这个P区域16及这个N区域18系跨越整体高度，以及，这个P区域16及这个N区域18系直接毗邻于这个中间区域20。在这个P区域16的侧边(背对于这个中间区域20)，第一导电构件26系加以排列，其系沿着这个P区域16的侧边的整体表面，直接毗邻于这个P区域16，藉以在这个P区域16及第一导电构件26间得到大表面的电性接触。同样地，第二导电构件28系排列在这个N区域1 8的侧边(背对于这个中间区域20)，其系沿着这个N区域18的侧边的整体表面，直接毗邻于这个N区域18，藉以在这个N区域18及第二导电构件28间得到大表面的电性接触。在垂直方向，这些导电构件26、28系由第一隔离氧化层22延伸至第二隔离氧化层24，第二隔离氧化层24系背对于这个基底14，并且，这些导电构件26、28系横向延伸，藉以形成电性接触或焊垫30、32。横向地，毗邻这个P区域16、这个N区域18、这个中间区域20，第一导电构件26、及第二导电构件28，一四周渠沟34系加以排列，其系沿着垂直方向，由第二隔离氧化层24延伸至第一隔离氧化层22。这个渠沟34系填满隔离材料，并且，在横向方向，完全密封这个P区域16、这个N区域18、这个中间区域20、及两个导电构件26、28，藉以隔离其它装置(横向相邻于这个基底14的第一表面12的半导体结构或装置)的电性信号。第一隔离氧化层22、第二隔离氧化层24、及这个渠沟34(填满隔离材料)系共同形成这个P区域16、这个N区域18、这个中间区域20、第一导电构件26、第二导电构件28的完整密封，藉以共同组合本发明的PIN二极管10。
这个中间区域20系包含淡掺质半导体材料，并且，形成这个PIN二极管10的”本质区域”或I区域。这个中间区域20的掺质浓度系远小于这个P区域16及这个N区域的掺质浓度。这个P区域16系包含具有P掺质的半导体材料，并且，这个N区域18系包含具有N掺质的半导体材料。这个P区域16、这个中间区域20、及这个N区域18系共同形成这个PIN二极管10的P-I-N结构。第一导电构件26及第二导电构件28系包含，举例来说，钨、金属硅化物、或具有良好导电性的任何其它材料，藉以在电流通过这个PIN二极管10时，最小化这个P区域16及这个N区域18的压降(由于这个P区域16及这个N区域18的有限导电性)，进而保证这个PIN二极管10剖面的电流分布同构型。若第一焊垫30及第二焊垫32系不利用第一导电构件26及第二导电构件28以电性连接于这个P区域16及这个N区域18。当电流通过这个PIN二极管10时，这个P区域16及这个N区域18的上面侧边(连接至第一焊垫30及第二焊垫32)及这个P区域16及这个N区域18的下面侧边(毗邻第一隔离氧化层22)间便会发生压降，其可能会导致这个PIN二极管10剖面的电流分布不同构型。
这个PIN二极管10的中间区域20(如图1A及图1B所示)在这个P区域16及这个N区域18之间系可以具有电流方向的某个长度，其中，这个长度系远大于这个中间区域20的宽度，以及，这个长度系平行于这个基底14的第一表面12且垂直于电流方向，并且，这个长度更远大于这个中间区域的宽度，以及，这个长度系垂直于这个基底14的第一表面12且垂直于电流方向。特别是，这个中间区域20在这个P区域16及这个N区域18间的电流方向长度系无关于这个中间区域20的厚度，亦即：无关于这个中间区域20垂直于这个基底14的第一表面12的大小。这个中间区域20的长度系对应于这个P区域16及这个N区域18间的距离，其中，这个中间区域20在第一隔离氧化层22及第二隔离氧化层24间的横向排列系可以自由选择，并且，这个中间区域20在第一隔离氧化层22及第二隔离氧化层24间的横向排列系仅仅受限于这个基底14的横向大小及这个PIN二极管10的应用大小要件。或者，第二隔离氧化层24亦可以省略。
根据本发明较佳实施例的PIN二极管(如图1A及图1B所示)，各种变动及调整亦属可能。本发明的重要特征系取得中间区域20的完整设计自由度。第2至9B图系表示根据本发明其它较佳实施例的PIN二极管10。
图2系表示根据本发明较佳实施例的PIN二极管10的水平剖面概要图。在这个较佳实施例中，这个中间区域20在横向方向同样具有矩形，其系利用这些渠沟34加以限制。相对于图1所示的较佳实施例，然而，这个中间区域20，在横向方向(垂直于电流方向)，的宽度会加大。这个N区域18系沿着这个中间区域20的某个侧边的完整宽度加以延伸。相对于图1所示的较佳实施例，然而，这个P区域16(排列在这个中间区域20的相对侧边)则仅会沿着横向侧边的部分宽度加以延伸，藉此，这个P区域16，相较于这个中间区域20经由这个渠沟34定义的形状，将会横向伸出。至于其它所有特征，图2所示的较佳实施例均对应于图1A及图1B所示的第一较佳实施例。
图3系表示根据本发明另一较佳实施例的PIN二极管10的概要图。不同于图2所示的较佳实施例，在图3所示的较佳实施例中，这个P区域16及这个N区域18系互相对调，亦即：在横向方向，仅有这个P区域16会占用这个中间区域20形成的矩形侧边的整体宽度，并且，这个N区域18仅会占用这个矩形的相对侧边的部分宽度，其中，这个N区域18，相较于这个渠沟34定义的边界，系伸出这个边界。至于其它所有特征，图3所示的较佳实施例系对应于先前两个较佳实施例。
图4A及图4B系表示根据本发明另一较佳实施例的PIN二极管的概要图。如图4B所示，这个中间区域20，在横向方向，系具有梯形，其中，这个P区域16及这个N区域18系排列于这个梯形的两个相对平行侧边。这个P区域16及这个N区域18均会沿着个别侧边的整体宽度加以延伸。至于图4A所示的垂直区段及其它所有特征，图4所示的较佳实施例系对应于先前所有较佳实施例。
第5A及5B图系表示根据本发明另一较佳实施例的PIN二极管10的垂直区段或水平区段概要图。这个较佳实施例与先前较佳实施例的差别系在于：这个P区域16及这个N区域18系彼此对调，藉此，这个P区域16系排列在这个梯形的长平行侧边，并且，这个N区域18系排列于这个梯形的矩平行侧边。至于其它所有特征，图5所示的较佳实施例系对应于图4A及图4B所示的较佳实施例。
第6A及6B图系表示根据本发明另一较佳实施例的PIN二极管10的垂直区段及水平区段概要图。这个中间区域20，在横向方向，系具有矩形。这个P区域16系排列在这个矩形的某个侧边，并且，沿着横向方向延伸及跨越这个侧边的整个宽度。再者，另一P区域116系排列在这个矩形的相对侧边，其亦延伸跨越这个侧边的整个宽度。诚如先前的较佳实施例，第一导电构件26系排列在这个P区域16的侧边(背对于这个中间区域20)，并且，第一导电构件26系接触这个P区域16的整个侧面(背对于这个中间区域20)。第一焊垫30系形成在第一导电构件26的末端(毗邻第二隔离氧化层24)。因此，第三导电构件126系排列在另一P区域116的侧边(背对于这个中间区域20)，其中，第三导电构件126，在横向方向，系延伸于另一P区域116的整体宽度，以及，第三导电构件，在垂直方向，系由第二隔离氧化层2 4延伸至第一隔离氧化层22，以及，第三导电构件系电性接触另一P区域116。第三焊垫130系实施在第三导电构件126的末端(相邻于第二隔离氧化层24)。这个N区域18系横向排列(基本上位于这个中间区域20的中心)，藉此，这个N区域18系可以受到这个中间区域20包围，并且，这个N区域18可以不毗邻于这个渠沟34(藉以定义这个中间区域20)，并且，这个N区域18系可以等间隔于这个P区域16及另一P区域116。这个N区域18，在横向方向，最好具有矩形，其中，第二导电构件28系基本上排列在这个N区域18的中心。第二焊垫32系实施在第二导电构件28的末端(相邻于第二隔离氧化层24)。这个较佳实施例的PIN二极管10，如同先前较佳实施例的PIN二极管10，系排列在这个基底14的第一表面12上、第一隔离层及第二隔离氧化层之间。在横向方向，这个P区域16、这个N区域18、这个中间区域20、另一P区域116、第一导电构件26、第二导电构件28、及第三导电构件126系利用渠沟34包围，其中，这个渠沟34系填满隔离材料，藉以隔离这个基底14的第一表面12上、横向相邻的区域、半导体结构、或装置。
第7A及7B图系表示根据本发明另一较佳实施例的PIN二极管10的垂直区段及水平区段概要图。这个较佳实施例与第6A及6B图所示较佳实施例的差异系在于：这个P区域16及这个N区域18系彼此对调，亦即：这个P区域16系排列在这个中间区域20的中心，以及，这个N区域18系排列在这个中间区域20的侧边，其中，这个中间区域20在横向方向系具有矩形，并且，延伸跨越这个侧边的整体宽度。另外，这个较佳实施例的本身特征系具有另一N区域228(而非另一P区域116)，排列在这个中间区域20的相对侧边(相对于这个N区域18)。再者，第三导电构件228系排列在另一N区域218的侧边(背对于这个中间区域20)，其中，第三导电构件228，在横向方向，系跨越另一N区域218的整体宽度，并且，第三导电构件228，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22，并且，第三导电构件228系电性接触另一N区域218。另外，第三焊垫32系实施在第三导电构件228的末端(相邻于第二隔离氧化层)。至于其它所有特征，图7所示的较佳实施例系对应于第6A及6B图所示的较佳
实施例。
第8A及8B图系表示根据本发明另一较佳实施例的PIN二极管的垂直区段及水平区段概要图。在这个较佳实施例中，这个中间区域20，在横向方向，系具有圆形。这个P区域16系排列在这个中间区域20的周围(封闭环状)，并且，诚如先前的较佳实施例，这个P区域16，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22。第一导电构件26系排列在这个P区域16的侧边(背对于这个中间区域20)，其中，第一导电构件26，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22，并且，第二导电构件26系接触这个P区域16。另外，第一焊垫30系实施在第一导电构件26的末端(相邻于第二隔离氧化层24)。另外，这个N区域18系，在横向方向，排列在这个中间区域20的中心，并且，这个N区域18系提供横向延伸以提供圆形，并且，这个N区域18，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22。另外，第二导电构件28系排列在这个N区域18的中心，并且，第二导电构件28，在垂直方向，亦由第二隔离氧化层24延伸至第一隔离氧化层22，并且，第二导电构件28系利用边缘及高度接触这个N区域18。另外，第二焊垫32系实施在第二导电组件28的末端(相邻于第二隔离氧化层24)。沿着整个边缘，第一导电构件26系受到圆形渠沟34包围，其中，这个圆形渠沟34，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22，并且，这个圆形渠沟34系填满隔离材料。如此，根据这个较佳实施例的PIN二极管10及根据先前较佳实施例的PIN二极管，除了这个隔离氧化层22、24旁边的焊垫30、32及填满隔离材料的渠沟34，系可以利用隔离氧化层完全密封。
第9A及9B图系表示根据本发明另一较佳实施例的PIN二极管10。这个较佳实施例与第8A及8B图的先前较佳实施例的差异系在于：这个P区域16及这个N区域18系彼此对调。这个N区域18，在横向方向，系排列在这个中间区域20的最外面边界，其中，这个N区域18系具有圆形，并且，这个N区域18系沿着这个中间区域20的整个边缘、及沿着由第二隔离氧化层24至第一隔离氧化层22的垂直延伸，藉以紧邻这个中间区域20。第二导电构件28系排列在这个N区域18的侧边(背对于这个中间区域20)，其中，第二导电构件28，在横向方向，系沿着这个N区域18的整体外面边缘延伸为圆形，并且，第二导电构件28，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22，并且，第二导电构件28系电性接触这个N区域18。另外，第二焊垫32系实施在第二导电构件28的末端(相邻于第二隔离氧化层24)。这个P区域16，在横向方向，系排列在这个中间区域20的中心，其中，这个P区域16，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22。基本上，第一导电构件26系排列在这个环状P区域16的中心，其中，第一导电构件26系由第二隔离氧化层24延伸至第一隔离氧化层22，以及，第一导电构件26，沿着整体高度及边缘，系接触这个P区域16。另外，第一焊垫30系实施在第一导电构件26的末端(相邻于第二隔离氧化层24)。至于所有其它特征，这个较佳实施例系对应于第8A及8B图所示的较佳实施例。
相较于根据本发明第一较佳实施例的PIN二极管10，第2A至9B图所示的较佳实施例的差异系在于横向实施及个别构件的排列。在所有较佳实施例中，垂直结构系完全相同。在这个基底14的第一表面12，这个P区域16、这个N区域18、这个中间区域20、第一导电构件26、及第二导电构件28系排列在第一隔离氧化层22及第二隔离氧化层24之间。这个P区域、这个N区域18、这个中间区域20、第一导电构件26、及第二导电构件28，在垂直方向(亦即：垂直这个基底14的第一表面12方向)，系由第二隔离氧化层24延伸至第一隔离氧化层22。这个P区域16及这个中间区域20的大表面、及这个中间区域20及这个N区域18的大表面，在垂直方向，系彼此紧邻，并且，由第二隔离氧化层24延伸至第一隔离氧化层22。另外，这个P区域16及第一导电构件26的大表面、及这个N区域18及第二导电构件28的大表面，在垂直方向，系彼此紧邻，并且，由第二隔离氧化层24延伸至第一隔离氧化层22，并且，在这个P区域16及第一导电构件26间、及在这个N区域18及第二导电构件28间形成大表面接触或大表面电性过渡。另外，第一焊垫30及第二焊垫32系实施在第一导电构件26的末端及上边界(相邻于第二隔离氧化层24)、及第二导电构件28的末端及上边界(相邻于第二隔离氧化层24)。
在各种较佳实施例中，在横向方向，这个P区域16、这个N区域18、这个中间区域20、第一导电构件26、及第二导电构件28系共同利用渠沟3 4完全包围，其中，这个渠沟34，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22，并且，这个渠沟系填满隔离材料，举例来说，氧化物。因此，除了这些焊垫30、32以外，这个P区域16、这个N区域18、这个中间区域20、第一导电构件26、及第二导电构件28系可以利用第一隔离氧化层22、第二隔离氧化层24、及这个渠沟34(填满隔离材料)完整密封，并且，与周围环境电性隔离。
根据本发明较佳实施例的PIN二极管10，其已经说明如上且表示在第1A至9B图中，系可以利用个别构件的横向排列加以区别。在所有较佳实施例中，这个P区域16(116)、这个N品域18(218)、及这个中间区域20系可以具有硅、砷化镓、或任何适当的半导体材料(这些个P区域16(116)、这个N品域18(218)、及这个中间区域20系可以透过适当的P掺质或N掺质得到)，其分别在这个P区域16(116)及这个N区域18(218)中具有P型导电性及N型导电性。
在先前所有较佳实施例中，这个P区域16、这个N区域18、及这些导电构件26、28，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22。根据这些较佳实施例的某种变化，垂直方向的延伸亦可能会较小，特别是，这个P区域16、这个N区域18、及这些导电构件26、28，举例来说，可以由第二隔离氧化层2 4向第一隔离氧化层22延伸，但却不必延伸至整体区段。特别是，当这个PIN二极管10在横向方向具有大延伸，但在垂直方向具有小延伸时，这个P区域16(116)或这个N区域18(218)的不完整延伸(沿着这个中间区域20的垂直延伸方向)，对于这个PIN二极管10的电性影响将会变得很小、甚至可以忽略。
先前所示的所有较佳实施例均具有导电构件26、28，其中，这些导电构件26、28，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22，并且，由于横向延伸，这些导电构件26、28系形成这个P区域16及这个N区域18的大表面电性接触。在这种排列中，即使电流通过这个PIN二极管10(其可能会在不理想的导电P区域16及N区域18造成压降)，这些导电构件26、28仍可以避免垂直方向及水平方向(垂直于主要电流方向)的压降，并且，保证这个中间区域20剖面的电流分布同构型。根据实际应用、个别要件、及这个PIN二极管10的选定几何，第一导电构件26或第二导电构件28亦可以包括较小设计、甚至省略。另外，这些导电构件26、28系可以包括钨、金属硅化物、或提供足够导电性的任何其它适当材料。
这个PIN二极管10的所有较佳实施例，其已经表示于先前附图，系包括渠沟34，其中，这个渠沟34系横向包围这个PIN二极管10的个别构件，并且，这个渠沟34，在垂直方向，系由第二隔离氧化层24延伸至第一隔离氧化层22，并且，这个渠沟34系填满隔离材料。这个渠沟34系用来隔离这个PIN二极管10及这个基底14的第一表面12、横向相邻的装置或半导体结构。根据这个PIN二极管10的实际应用、根据这个基底14表面是否排列其它装置或半导体结构及其类型，这个渠沟34系可以省略，或者，这个渠沟34系可以具有不同的设计。另外，这个渠沟34可能不需要利用隔离材料填满，并且，可能仅需要在渠沟表面(面对这个PIN二极管10的构件)提供隔离材料层。另外，在横向方向，举例来说，这个渠沟34亦可以仅仅设计在特定位置(其它装置或半导体结构相邻于这个PIN二极管10的位置)，并且，其它位置(这个PIN二极管10毗邻这个基底14边界的位置)的渠沟34则可以省略。
在先前所述的所有较佳实施例中，这些导电构件26、28的边界末端系具有焊垫30、32(130、232)，其中，这些焊垫30、32(130、232)系相邻于第二隔离氧化层24，并且，这个PIN二极管10或这个P区域16(116)及这个N区域18(218)系可以经由这些焊垫焊垫30、3 2(130、232)电性连触及/或连接至其它装置。如第1B、4B、5B、6B、7B、8B、9B图所示，这些焊垫30、32的横向延伸系可以跟从这些导电构件26、28的横向延伸，或者，这些焊垫30、32的横向延伸亦可以偏向或适用于这个PIN二极管10的各种实际应用。若没有实施个别、对应的导电构件26、28(126、228)，这些焊垫30、32(130、232)亦可以直接排列在这个P区域16(116)及这个N区域18(218)表面，并且，电性连接于这个P区域16(116)及这个N区域18(218)。另外，若这个P区域16(116)或这个N区域18(218)系经由个别导电构件26、28(126、228)连接，或者，若这个P区域16(116)或这个N区域18(218)系直接连接至这个基底14的第一表面12的其它装置及/或其它半导体结构，则这些焊垫30、32(130、232)亦可以省略。另外，这些焊垫30、32(130、232)亦可以具有各种适当材料。
在先前所述的所有较佳实施例中，这个PIN二极管10，在垂直方向，系利用第一隔离氧化层22及第二隔离氧化层24加以密封。这种高品质钝氧化物界面系具有许多优点，特别是，低重组率。根据这个PIN二极管10的实际应用、这个PIN二极管10的要件、及这个PIN二极管10的几何，这些隔离氧化层22、24系可以部分或全部省略，或者，这些隔离氧化层22、24系可以利用其它隔离层取代。
另外，本发明PIN二极管的制造方法最好能够由这个基底14及装置基底开始，其系沿着这个基底14的第一表面12进行晶圆连结，藉以连结这个基底14及这个装置基底。在这种程序中，首先系形成第一隔离氧化层22。在第一隔离氧化层22的表面(背对于这个基底14的第一表面)，随后切薄这个装置基底(视情况而定)，藉以使这个装置基底能够具有随后中间区域20的厚度或垂直大小。在这个装置基底中，形成P区域16，其中，具有随后P区域16的理想横向及垂直延伸的渠沟系形成在这个装置基底中，并且，填满P掺质的复晶硅。另外，在这个装置基底中，形成N区域18，其中，具有随后N区域18的理想横向及垂直延伸的渠沟系形成在这个装置基底中，并且，填满N掺质的复晶硅。这个P区域16及这个N区域18系彼此间隔。另外，中间区域20系形成在这个装置基底中、这个P区域16及这个N区域18之间，其中，这个中间区域20的掺质浓度系远低于这个P区域16的掺质浓度，并且，这个中间区域20的掺质浓度系远低于这个N区域18的掺质浓度。较佳者，这个装置基底系具有半导体材料，其系形成这个中间区域20的半导体材料。渠沟34系形成在这个装置基底的某个区段(毗邻于这个中间区域20)，其中，这个渠沟34系由这个装置基底的表面(背对于这个基底14的第一表面12)延伸至第一隔离氧化层，并且，这个渠沟34最好能够紧邻于这个中间区域20。另外，这个渠沟34系填满隔离材料。另外，这个渠沟34更形成在这个装置基底的其它区段(毗邻于这个P区域16及这个N区域18)，藉以完全密封这个P区域16、这个N区域18、及这个中间区域20，以及，藉以分隔及隔离这个P区域16、这个N区域18、及这个中间区域20与这个装置基底中、横向相邻的装置或半导体结构。另外，形成第一导电构件26及第二导电构件28，其系毗邻这个P区域16或这个N区域18的侧边(背对于这个中间区域20)。这些导电构件26、28，在垂直方向，系分别由这个装置基底的表面(背对于这个基底14的第一表面12)延伸至第一隔离氧化层22，并且，这些导电构件26、28，在横向方向，系沿着这个P区域16及这个N区域18的整个侧边延伸(背对于这个中间区域20)。藉此，这些导电构件26、28系形成这个P区域16及这个N区域18的大表面电性接触。这些导电构件26、28系形成在这个装置基底渠沟的区域，其系具有个别导电构件26、28的理想大小，且填满具有足够导电性的材料(举例来说，钨或金属硅化物)。另外，第一焊垫30及第二焊垫32系形成在这些导电构件26、28的表面，其随后可以用来做为这个PIN二极管10及/或这个P区域16及这个N区域18与其它电性装置的电性连接。另外，第二隔离氧化层系形成在这个P区域16、这个N区域18、及这个中间区域20的表面(背对于这个基底14的第一表面12)，其将不会仅仅覆盖第一焊垫30及第二焊垫32。
根据最后较佳实施例的某个变化，这个P区域16及这个N区域18系可以将P材料及N材料植入预定P区域16及N区域18的区域，藉以形成在这个装置基底中。然而，这个P区域16及这个N区域18的形成亦可以在这个装置基底的预定区域形成渠沟(毗邻于预定P区域16或N区域18的区域)、将P材料或N材料加入这个渠沟、并将加入材料扩散至这个装置基底的渠沟周围区域。
另外，根据先前所述较佳实施例的PIN二极管制造方法的变化，第一隔离氧化层22或其它适当的替代隔离层亦可以利用其它适当方法制造(而不需要使用晶圆连结技术)。举例来说，隔离层及淡掺质半导体材料层(其系适合做为PIN二极管的中间区域材料)亦可以生长在基底表面。在这个淡掺质半导体层中，P区域及N区域(彼此间隔)系可以利用先前所述的步骤加以形成。因此，这个中间区域便可以自动形成。在进一步的处理步骤中，如先前所述，渠沟(其横向完全包围这个P区域、这个N区域、及这个中间区域)、这个P区域及这个N区域的焊垫、这个P区域及这个N区域的导电构件、及这个中间区域、这个P区域、及这个N区域表面的另一隔离层(背对于这个基底)亦可以接着形成。
根据本发明，在这个PIN二极管10利用先前任意方法形成以后，这个基底14系可以视情况而去除(举例来说，利用蚀刻步骤)。
所有本发明PIN二极管10，其已经利用第1A至图9B表示，系可以利用根据上述方法加以制造。
另外，本发明亦可以得到这个P区域16或这个N区域18的后侧接触，其可以在这个P区域16或这个N区域18的制造期间或以前，移除第一隔离氧化层22的某个区域(毗邻这个P区域16及这个N区域18)加以达到。
[附图符号]
10→PIN二极管
12→基底的第一表面
14→基底
16→P区域
18→N区域
20→中间区域
22→第一隔离氧化层
24→第二隔离氧化层
26→第一导电构件
28→第二导电构件
30→第一焊垫
32→第二焊垫
34→渠沟
116→另一P区域
126→第三导电构件
130→第三构件
218→另一N区域
228→第三导电构件
232→第三焊垫
Claims (19)
1.一种PIN二极管(10)之制造方法，其包括下列步骤：
形成一P区域(16)于一基底(14)之一第一表面(12)；
形成一N区域(18)于该基底(14)之该第一表面(12)，并且，该N区域(18)系与该P区域(18)间隔；
形成一中间区域(20)于该基底(14)之该第一表面(12)，并系介于该P区域(16)及该N区域(18)之间，其中，该中间区域(20)之一掺质浓度系低于该P区域(16)之一掺质浓度，并低于该N区域(18)之一掺质浓度；
形成一第一导电构件(26)于该P区域(16)之一侧边，并系背对于该中间区域(20)；以及
形成一第二导电构件(28)于该N区域(18)之一侧边，并系背对于该中间区域(20)。
2.如权利要求第1项所述之方法，更包括下列步骤：
提供该基底(14)及一装置基底；以及
晶圆连结该基底(14)及该装置基底，其中，该P区域(16)、该N区域(18)、及该中间区域(20)系形成于该装置基底，并系隔离于该基底(14)。
3.如权利要求第2项所述之方法，更包括下列步骤：
形成一渠沟(34)于该装置基底之一区段，该区域系毗邻该中间区域(20)，其中，该渠沟(34)系由该装置基底之一表面延伸，其中，该表面系背对于该基底(14)，以及，该渠沟(34)系延伸至该装置基底之一表面，其中，该表面系相对于该基底(14)；以及
利用一隔离材料填满该渠沟(34)。
4.如权利要求第3项所述之方法，其中，该渠沟(34)系进一步形成于该装置基底之复数区段，其中，该等区段系毗邻该P区域(16)及该N区域(18)。
5.如权利要求第2至4项之任何一项所述之方法，其中，该P区域(16)或该N区域(18)系分别利用下列步骤形成：
形成一渠沟于该装置基底，以及，分别利用P掺质或N掺质复晶硅填满该渠沟；或者
分别植入P材料或N材料于该装置基底之预定区域；或者
形成一渠沟于该装置基底，分别加入P材料或N材料至该渠沟，以及，扩散加入材料至该装置基底在该渠沟周围之区域。
6.如权利要求第1至5项之任何一项所述之方法，更包括下列步骤：
形成一隔离层(24)于该P区域(16)、该N区域(18)、及该中间区域(20)之表面，并系背对于该基底之该第一表面。
7.如权利要求第1至5项之任何一项所述之方法，更包括下列步骤：
形成复数焊垫(30，32)于该P区或(16)及该N区域(18)之表面，其中，并系背对于该基底之该第一表面。
8.一种PIN二极管(10)，其包括：
一P区域(16)，形成于一基底(14)之一第一表面(12)；
一N区域(18)，形成于该基底(14)之该第一表面(12)；
一中间区域(20)，形成于该基底(14)之该第一表面(12)，以及，形成于该P区域(16)及该N区域(18)之间，其中，该中间区域(20)之一掺质浓度系低于该P区域(16)之一掺质浓度，并系低于该N区域(18)之一掺质浓度；
一第一导电构件(26)，排列于该P区域(16)之一侧边，并系背对于该中间区域(20)；以及
一第二导电构件(28)，排列于该N区域(18)之一侧边，并系背对于该中间区域(20)。
9.如权利要求第8项所述之PIN二极管(10)，具有一隔离层(22)于该基底(14)表面，以及，具有一装置基底于该隔离层(22)表面，其中，该P区域(16)、该N区域(18)、及该中间区域(20)系排列于该装置基底。
10.如权利要求第8或9项所述之PIN二极管(10)，更包括：
一渠沟，形成于该装置基底之一区段，该渠沟系毗邻该中间区域(20)，其中，该渠沟(34)系由该装置基底之一表面延伸，其中，该表面系背对于该基底(14)，以及，该渠沟(34)系延伸至该装置基底之一表面，其中，该表面系相对于该基底(14)，以及，该渠沟(34)系利用一隔离材料填满。
11.如权利要求第10项所述之PIN二极管(10)，其中，该渠沟(34)系进一步排列于该装置基底之复数区段，其中，该等区段系毗邻该P区域(16)及该N区域(18)。
12.如权利要求第11项所述之PIN二极管(10)，其中，该中间区域(20)之一形状，该形状利用该渠沟(34)决定，系基本上矩形，其中，该P区域(16)及该N区域(18)系排列于该中间区域(20)之两相对侧边。
13.如权利要求第11项所述之PIN二极管(10)，其中，该中间区域(20)之该形状，该形状利用该渠沟(34)决定，系基本上矩形，并且，另一N区域(218)或另一P区域(116)系另外提供，其中，该N区域(18)及该另一N区域(218)、或该P区域(16)及该另一P区域(116)系分别排列于该中间区域(20)之相对侧边，以及，该P区域(16)或该N区域(18)系分别排列于该N区域(18)及该另一N区域(218)之间、或该P区域(16)及该另一P区域(116)之间，并且，在该中间区域(20)中与其间隔。
14.如权利要求第12或13项所述之PIN二极管(10)，其中，该P区域(16)或该N区域(18)之至少一区域系沿着该中间区域(20)之一整体宽度延伸。
15.如权利要求第11项所述之PIN二极管(10)，其中，该中间区域(20)之一形状，该形状利用该渠沟(34)决定，系基本上矩形，其中，该P区域(16)系沿着该中间区域(20)之一平行侧边延伸，以及，该N区域(18)系沿着该中间区域(20)之另一平行侧边延伸。
16.如权利要求第11项所述之PIN二极管(10)，其中，该中间区域(20)之一形状，该形状利用该渠沟(34)决定，系基本上圆形，其中，该P区域(16)或该N区域(18)系沿着该中间区域(20)之边界，利用一圆形方式排列，其中，该N区域(18)或该P区域(16)分别系排列于该中间区域(20)之中心，并且，该第二导电构件(28)或该第一导电构件(26)分别系排列于该中间区域(20)之中心。
17.如权利要求第8至11项之任何一项所述之PIN二极管(10)，更包括：
另一隔离层(24)，覆盖该P区域(16)、该N区域(18)、及该中间区域(20)之表面，并系背对于该基底(14)。
18.如权利要求第8至17项之任何一项所述之PIN二极管(10)，其中，一第一焊垫(30)系电性连接至该P区域(16)，以及，一第二焊垫(32)系电性连接至该N区域(18)，其中，该两焊垫(30，32)系排列于该P区域(16)及该N区域(18)之表面，并系背对于该基底(14)之该第一表面。
19.如权利要求第8至18项之任何一项所述之PIN二极管(10)，其中，该P区域(16)及该N区域(18)间之距离系大于30μm。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10127952.3 | 2001-06-08 | ||
| DE10127952A DE10127952A1 (de) | 2001-06-08 | 2001-06-08 | Laterale PIN-Diode und Verfahren zur Herstellung derselben |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1515033A true CN1515033A (zh) | 2004-07-21 |
| CN100431170C CN100431170C (zh) | 2008-11-05 |
Family
ID=7687694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB028114493A Expired - Fee Related CN100431170C (zh) | 2001-06-08 | 2002-05-31 | 横向pin二极管及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6972469B2 (zh) |
| EP (1) | EP1393383B1 (zh) |
| CN (1) | CN100431170C (zh) |
| DE (2) | DE10127952A1 (zh) |
| WO (1) | WO2002101837A2 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN103151393A (zh) * | 2013-02-28 | 2013-06-12 | 溧阳市宏达电机有限公司 | 一种pin二极管的电极结构 |
| CN103811562A (zh) * | 2012-11-02 | 2014-05-21 | 英飞凌科技股份有限公司 | 变容二极管、电器件及其制造方法 |
| CN106935497A (zh) * | 2017-05-05 | 2017-07-07 | 西安电子科技大学 | 高功率PiN二极管及其制备方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2849538A1 (fr) * | 2002-12-27 | 2004-07-02 | St Microelectronics Sa | Composant discret comprenant des diodes hf en serie et a cathode commune |
| US7205624B2 (en) * | 2003-10-07 | 2007-04-17 | Applied Materials, Inc. | Self-aligned implanted waveguide detector |
| JP4179186B2 (ja) * | 2004-02-25 | 2008-11-12 | ソニー株式会社 | 配線基板およびその製造方法および半導体装置 |
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| US7439591B2 (en) * | 2004-10-05 | 2008-10-21 | Infineon Technologies Ag | Gate layer diode method and apparatus |
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| FI121828B (fi) * | 2007-12-04 | 2011-04-29 | Finphys Oy | Säteilynilmaisin, menetelmä säteilynilmaisimen valmistamiseksi ja ilmaisimen käyttö säteilyn mittaamiseen |
| JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| EP2256820A3 (en) * | 2009-05-25 | 2011-04-20 | Nxp B.V. | Photo-electronic device comprising a vertical p-n or p-i-n junction and manufacturing method thereof |
| KR101257604B1 (ko) * | 2011-06-30 | 2013-04-29 | 선병수 | 수평형 핀 다이오드 및 이의 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128983A (en) * | 1981-02-02 | 1982-08-10 | Nec Corp | Pin diode |
| JPS58134479A (ja) * | 1982-02-03 | 1983-08-10 | Mitsubishi Electric Corp | Ｐｉｎダイオ−ド |
| FR2553583B1 (fr) * | 1983-10-14 | 1986-03-21 | Thomson Csf | Limiteur de puissance elevee a diodes pin pour ondes millimetriques et procede de realisation des diodes |
| US5343067A (en) * | 1987-02-26 | 1994-08-30 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| FR2631488B1 (fr) * | 1988-05-10 | 1990-07-27 | Thomson Hybrides Microondes | Circuit integre hyperfrequence de type planar, comportant au moins un composant mesa, et son procede de fabrication |
| FR2632776A1 (fr) * | 1988-06-10 | 1989-12-15 | Thomson Hybrides Microondes | Diode hyperfrequences de type pin et son procede de fabrication |
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-
2001
- 2001-06-08 DE DE10127952A patent/DE10127952A1/de not_active Withdrawn
-
2002
- 2002-05-31 EP EP02754610A patent/EP1393383B1/de not_active Expired - Lifetime
- 2002-05-31 CN CNB028114493A patent/CN100431170C/zh not_active Expired - Fee Related
- 2002-05-31 WO PCT/EP2002/006018 patent/WO2002101837A2/de not_active Application Discontinuation
- 2002-05-31 DE DE50203577T patent/DE50203577D1/de not_active Expired - Lifetime
-
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- 2003-12-08 US US10/730,636 patent/US6972469B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2002101837A2 (de) | 2002-12-19 |
| US20040119130A1 (en) | 2004-06-24 |
| EP1393383A2 (de) | 2004-03-03 |
| CN100431170C (zh) | 2008-11-05 |
| US6972469B2 (en) | 2005-12-06 |
| WO2002101837A3 (de) | 2003-05-01 |
| DE50203577D1 (de) | 2005-08-11 |
| DE10127952A1 (de) | 2002-12-19 |
| EP1393383B1 (de) | 2005-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081105 Termination date: 20210531 |