KR101257604B1 - 수평형 핀 다이오드 및 이의 제조방법 - Google Patents

수평형 핀 다이오드 및 이의 제조방법 Download PDF

Info

Publication number
KR101257604B1
KR101257604B1 KR1020110064128A KR20110064128A KR101257604B1 KR 101257604 B1 KR101257604 B1 KR 101257604B1 KR 1020110064128 A KR1020110064128 A KR 1020110064128A KR 20110064128 A KR20110064128 A KR 20110064128A KR 101257604 B1 KR101257604 B1 KR 101257604B1
Authority
KR
South Korea
Prior art keywords
semiconductor pattern
pattern
conductive
conductive semiconductor
intrinsic semiconductor
Prior art date
Application number
KR1020110064128A
Other languages
English (en)
Other versions
KR20130007177A (ko
Inventor
김진형
선병수
임민정
정무일
Original Assignee
선병수
김진형
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 선병수, 김진형 filed Critical 선병수
Priority to KR1020110064128A priority Critical patent/KR101257604B1/ko
Publication of KR20130007177A publication Critical patent/KR20130007177A/ko
Application granted granted Critical
Publication of KR101257604B1 publication Critical patent/KR101257604B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Light Receiving Elements (AREA)

Abstract

본 발명은 PIN 다이오드에 관한 것으로써, 특히, 수평형 진성 반도체패턴과, 상기 진성 반도체패턴의 일측면에 형성된 제1도전형 반도체패턴과, 상기 진성 반도체패턴의 타측면에 형성된 제2도전형 반도체패턴을 포함하여 구성되며, 상기 진성 반도체패턴과, 제1도전형 반도체패턴, 및 제2도전형 반도체패턴이 동일한 수평면상에 형성된 것을 특징으로 하는 수평형 PIN 다이오드에 관한 것이다.
또한, 본 발명은 진성 반도체로 이루어지는 기판의 상면에 절연막을 도포하는 단계; 사진 공정을 통해 일정 간격을 두고 상기 절연막을 제거하는 단계; 상기 절연막이 제거된 부분의 진성 반도체 기판을 수직으로 일정 깊이만큼 식각하여 다수 개의 패턴홈을 형성하는 단계; 상기 패턴홈의 각 측벽에 제1도전형 반도체패턴과 제2도전형 반도체패턴을 대칭적으로 형성하는 단계; 상기 패턴홈에 금속 배선층을 형성하는 단계; 사진 공정을 통해 금속 배선층을 식각하여 제1전극 및 제2전극을 대칭적으로 형성하는 단계를 포함하는 것을 특징으로 하는 수평형 PIN 다이오드의 제조방법에 관한 것이다.

Description

수평형 핀 다이오드 및 이의 제조방법{Horizontal Type PIN Diode and The Manufacturing Method Thereof}
본 발명은 PIN 다이오드 및 PIN 다이오드의 제조방법에 관한 것으로써, 특히 진성 반도체패턴, 제1도전형 반도체패턴 및 제2도전형 반도체패턴이 동일 수평면 상에 형성되는 수평형 PIN 다이오드 및 수평형 PIN 다이오드의 제조방법에 관한 것이다.
일반적으로 다이오드는 전자 현상을 이용하는 2단자 소자로서, 그 종류에는 정류와 스위칭 특성을 나타내는 접합 다이오드와, P와 N 두 영역 사이의 터널 효과에 의해 나타나는 음성 저항을 이용하여 스위칭, 발진 및 증폭 기능을 하는 터널 다이오드, PN 접합에 빛을 쪼여 발생한 반송자에 의해 전류 또는 기전압이 발생하는 광 다이오드 등이 있다.
이와 같은 여러 종류의 다이오드 중에서 PIN(P-type semiconductor/Intrinsic semiconductor/N-type semiconductor) 다이오드는 P형 반도체패턴층과 N형 반도체패턴층 사이에 불순물 농도가 매우 낮은 진성 반도체패턴층이 위치한 접합구조를 이루고 있으며, 진성 반도체패턴층에서의 캐리어 모듈레이션 특성으로 인해 입사된 광자를 전자로 바꾸어주는 능력이 우수하며 외부 전류에 의해 역바이어스를 걸어 주는 경우 빠르게 작동하는 등의 장점으로 인해 광수신 소자나 스위칭 소자로 이용되며, 감쇠기, 리미터, 모듈레이터, 페이즈 쉬프터 부품 등으로 널리 사용되고 있는 다이오드이다.
일반적인 수직 구조의 PIN 다이오드(100)는 도 1과 같이 진성 반도체패턴층(110)을 중심으로 수직 방향으로 상면과 하면에 각각 고농도 P형 반도체패턴층(120)과 N형 반도체패턴층(130)이 형성되어 있는 수직적 구조이다. 이러한 수직적 구조의 PIN 다이오드(100)는 P형 반도체패턴층(120)과 N형 반도체패턴층(130)의 표면에 금속전극(140)을 각각 형성하여 각종 기기의 PCB 보드 등에 PIN 다이오드 소자를 수평 방향으로 장치하여 사용하거나, 와이어 본딩 후 합성수지 또는 세라믹 등으로 밀봉하여 패키지 형태로 사용된다.
이와 같은 수직 구조의 PIN 다이오드(100)를 대전력 RF 기기 등의 스위치 소자로 사용하는 경우에는 제한된 전극 면적과 열전도율이 작은 패키지 밀봉 물질로 인하여 높은 열이 발생하게 되고 결국 스위칭 특성이 열화되게 되는 문제점이 발생하게 된다.
또한, 수직 구조의 PIN 다이오드(100)는 스위칭 특성 등 각종 특성을 결정짓는 진성 반도체패턴층(110)의 폭이 사용되는 기판(웨이퍼)의 두께에 제한을 받게 되는 문제점이 있었다.
한편, 수직 구조의 PIN 다이오드(100)는 각 층을 수직적으로 적층하고 금속전극(140)을 각각 형성하여 주어야 하므로 사진 공정을 반복적으로 수행하고 이에 필요한 마스크 수가 다수 요구되는 문제점이 있었고, 별도의 후공정을 통해 세라믹 등을 이용하여 패키지를 할 수 밖에 없으므로 공정이 복잡해지고 제조시간이 길어지는 문제점이 있었다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로써, 진성 반도체패턴과 P형 반도체패턴, N형 반도체패턴이 동일한 평면상에 위치함으로써 각 도전형 반도체패턴 상에 넓은 전극을 형성하여 각종 대전력 소자를 구현할 수 있을 뿐만 아니라, 진성 반도체패턴의 폭을 레이아웃을 통해 다양하게 조절하여 소자 특성을 다양화 할 수 있는 수평형 PIN 다이오드를 제공함에 목적이 있다.
또한, 진성 반도체패턴과 P형 반도체패턴, N형 반도체패턴을 동일한 평면상에 형성함에 있어서 식각한 패턴홈 측면에 그림자 현상을 이용하여 선택적으로 이온주입하여 도전형 반도체패턴을 형성하고, PIN 다이오드 소자의 형성과 동시에 웨이퍼 레벨에서 패키지 공정을 수행함으로써 공정을 단순화 시킬 수 있으며 제조 시간을 단축시킬 수 있는 수평형 PIN 다이오드의 제조방법을 제공함에 다른 목적이 있다.
상술한 기술적 과제를 해결하기 위한 수평형 PIN 다이오드는, 진성 반도체패턴과, 상기 진성 반도체패턴의 일측면에 형성된 제1도전형 반도체패턴과, 상기 진성 반도체패턴의 타측면에 형성된 제2도전형 반도체패턴이 동일한 수평면상에 형성되어 있으며, 상기 진성 반도체패턴, 제1도전형 반도체패턴 및 제2도전형 반도체패턴 각각의 하면에 걸쳐 형성되는 절연막과, 상기 제1도전형 반도체패턴 및 제2도전형 반도체패턴의 상기 진성 반도체패턴과 접촉하기 않는 각 측면을 따라 형성되다가 상기 절연막의 표면을 따라 상기 진성 반도체패턴이 형성되어 있는 내측으로 각각 절곡되어 형성되는 제1전극 및 제2전극을 포함하여 구성되는 것을 특징으로 한다.
삭제
그리고, 상기 진성 반도체패턴, 제1도전형 반도체패턴 및 제2도전형 반도체패턴으로 이루어지는 소자의 상면에 절연막을 더 도포하여 소자를 전기적으로 이격시키도록 한다.
아울러, 상기 진성 반도체패턴, 제1도전형 반도체패턴 및 제2도전형 반도체패턴으로 이루어지는 소자의 측면과 상면에 방열 패키지 물질을 형성하여 소자를 보호함과 동시에 방열 특성을 개선시키는 것이 좋다.
한편, 상술한 다른 기술적 과제를 해결하기 위한 수평형 PIN 다이오드의 제조방법은, 진성 반도체로 이루어지는 기판의 상면에 절연막을 도포하는 제1단계; 사진 공정을 통해 일정 간격을 두고 상기 절연막을 제거하는 제2단계; 상기 절연막이 제거된 부분의 진성 반도체 기판을 수직으로 일정 깊이만큼 식각하여 다수 개의 패턴홈을 형성하는 제3단계; 상기 패턴홈의 상방에서 수직축을 기준으로 일정 입사각으로 제1도전형 이온을 방사하여 그림자 현상으로 상기 패턴홈의 일측벽에만 이온주입하는 제4단계; 상기 패턴홈의 상방에서 수직축을 기준으로 상기 제1도전형 이온의 입사각과 대칭되는 입사각으로 제2도전형 이온을 방사하여 그림자 현상으로 상기 패턴홈의 타측벽에만 이온주입하는 제5단계; 이온주입된 상기 제1도전형 이온과 제2도전형 이온을 내측으로 확산시켜 제1도전형 반도체패턴과 제2도전형 반도체패턴을 각각 형성하는 제6단계; 상기 기판의 상면에 금속 배선층을 형성하는 제7단계; 및 사진 공정을 통해 상기 금속 배선층을 식각하여 상기 제1도전형 반도체패턴이 형성된 상기 패턴홈의 일측벽에 제1전극을, 상기 제2도전형 반도체패턴이 형성된 상기 패턴홈의 타측벽에 제2전극을 각각 형성하는 제8단계를 포함하는 것을 특징으로 한다.
삭제
그리고, 상기 제8단계 후 상기 패턴홈에 방열 패키지 물질을 충진하는 제9단계를 더 행하여 소자 제작 공정에서 패키징 작업을 할 수도 있다.
이와 같은 웨이퍼 레벨에서의 패키징 작업은 상기 제9단계 후 상기 진성 반도체 기판의 하면에서 상기 패턴홈의 하면이 노출되는 높이까지 연마한 후 평탄화하는 제10단계와, 바로 상기 진성 반도체 기판 하면에 방열 패키지 물질을 도포하여 결정화하는 제11단계를 추가로 수행하여 마무리하도록 한다.
한편, 이와 같이 연마와 평탄화 단계이후 바로 방열 패키지 물질 형성 단계를 수행할 수도 있지만, 상기 제10단계 후 상기 진성 반도체 기판의 하면에 절연막을 도포하는 제12단계를 먼저 수행한 후, 상기 진성 반도체 기판 하면의 절연막 하면에 방열 패키지 물질을 도포하여 결정화하는 제13단계를 수행하는 것이 더욱 바람직하다.
본 발명은 진성 반도체패턴과 P형 반도체패턴, N형 반도체패턴을 동일한 평면상에 형성하고 상면에 절연막을 도포하고 절곡형 전극을 각 도전형 반도체패턴의 측면에 형성함으로써, 기판의 두께에 상관없이 소자의 동작 특성에 영향이 큰 진성 반도체패턴의 폭을 임의로 조절하여 다양한 특성의 PIN 다이오드를 용이하게 제작할 수 있을 뿐만 아니라, 각 도전형 반도체패턴의 전극을 임의의 넓이로 조절하여 대전력 소자를 용이하게 구현할 수 있는 장점이 있다.
또한, 본 발명은 진성 반도체 기판 상에 일정 깊이의 패턴홈을 식각하고 그림자 현상을 이용하여 각각의 도전형 반도체패턴을 형성함으로써 사진 공정을 단순화하고 이에 소요되는 마스크의 수를 획기적으로 줄일 수 있을 뿐만 아니라, PIN 다이오드 소자를 형성함과 동시에 웨이퍼 레벨에서 방열 특성이 우수한 물질로 칩 스케일 패키지를 행함으로써 성능은 높이는 반면에 추가적인 후공정이 필요하지 않고 제조 비용을 절감할 수 있는 다른 장점이 있다.
도 1은 종래의 수직 구조의 PIN 다이오드의 단면도이다.
도 2는 본 발명에 따른 수평형 PIN 다이오드의 단면도이다.
도 3은 본 발명에 따른 수평형 PIN 다이오드 제조방법의 공정별 단면도이다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 2는 본 발명에 따른 수평형 PIN 다이오드의 단면도이다.
도 2를 참조하면, 본 발명에 따른 수평형 PIN 다이오드(200)는 진성 반도체패턴(210), 제1도전형 반도체패턴(220), 및 제2도전형 반도체패턴(230)을 포함하여 구성되는데, 이때 상기 진성 반도체패턴(210)을 사이에 두고 제1도전형 반도체패턴(220)과 제2도전형 반도체패턴(230)이 동일 평면 상에 위치하여 수평형 구조를 이루고 있다.
이때, 상기 진성 반도체패턴(210)은 불순물이 포함되지 않은 순수한 반도체 물질로 이루어지며, 대표적으로 실리콘이 많이 사용되고 있다. 그리고, 상기 제1도전형 반도체패턴(220)과 제2도전형 반도체패턴(230)은 P형 또는 N형 중 선택적으로 각각 도전된 패턴으로써, 상호 대비되는 도전형을 이루고 있다. 즉, 상기 제1도전형 반도체패턴(220)이 P형으로 도전되어 있다면, 상기 제2도전형 반도체패턴(230)은 N형으로 도전되어 있으며, 반대로 상기 제1도전형 반도체패턴(220)이 N형으로 도전되어 있다면, 상기 제2도전형 반도체패턴(230)은 P형으로 도전되어 있는 것이다.
한편, 상기 진성 반도체패턴(210), 제1도전형 반도체패턴(220) 및 제2도전형 반도체패턴(230)이 이루는 수평형 소자의 상면과 하면에는 절연막(250)이 균일한 두께를 이루며 각각 도포되어 있어, 외부로 전류가 누설되는 것을 방지하는 등 외부와 전기적으로 이격하는 역할을 하게 된다. 상기 절연막(250)으로는 계면 특성이 우수한 산화막 또는 질화막 등이 일반적으로 이용된다.
아울러, 상기 제1도전형 반도체패턴(220)의 상기 진성 반도체패턴(210)과 접촉하지 않는 일측면에는 제1전극(221)이, 상기 제2도전형 반도체패턴(230)의 상기 진성 반도체패턴(210)과 접촉하지 않는 일측면에는 제2전극(231)이 각각 형성되어 있다. 상기 제1전극(221)과 제2전극(231)은 각각의 도전형 반도체패턴의 일측면을 따라 수직으로 형성되어 있으며 하단부 끝단에서 각각 내측으로 절곡되어 상기 절연막(250)의 하면으로 연장되어 있다. 이와 같이 소자의 표면을 따라 연장되어 형성됨으로써 전극 표면을 임의로 확장할 수 있고, 이에 따라 충분히 큰 전력도 소화할 수 있어 대전력 소자를 용이하게 구현할 수 있게 되는 것이다. 또한, 본 실시예에서는 상기 제1전극(221) 및 제2전극(231)이 내측으로 절곡되어 ‘L’자 형태를 이루고 있지만, 반드시 이에 한정되는 것은 아니고 필요한 전극의 면적에 따라 양측으로 절곡되어 ‘⊥’자 형태를 이루는 것도 가능하다.
한편, 상기 제1전극(221)과 제2전극(231)의 수평으로 절곡된 전극면 상호간의 간극에는 패시베이션(Passivation) 막(270)을 동일한 두께로 도포하여 전체적으로 균열한 수평면을 이루며 소자를 단단히 보호하도록 한다. 그리고, 상기 제1전극(221)과 제2전극(231)의 수평으로 절곡된 전극면의 하면에는 범핑 전극(240)을 형성하여 외부와 용이하게 전기적으로 연결할 수 있도록 하는 것이 바람직하다.
마지막으로 상기 제1전극(221)과 제2전극(231)의 노출된 측면과 상기 진성 반도체패턴(210), 제1도전형 반도체패턴(220) 및 제2도전형 반도체패턴(230)이 이루는 수평형 소자의 상면에 형성된 절연막(250)의 상부에는 열전도율이 뛰어난 세라믹 계열의 물질로 방열 패키징을 함으로써 방열 성능이 뛰어날 뿐만 아니라 대전력에도 잘 적응할 수 있는 수평형 PID 다이오드의 일실시예가 구현되게 되는 것이다.
다음으로 본 발명에 따른 수평형 PID 다이오드의 제조 방법을 설명하도록 한다.
도 3은 본 발명에 따른 수평형 PIN 다이오드(200) 제조방법에 따른 공정별 단면도이다.
도 3을 참조하면, 본 발명에 따른 수평형 PIN 다이오드(200) 제조방법은 진성 반도체로 이루어지는 기판(웨이퍼)의 상면에 절연막(250)을 균일하게 도포하는 공정으로 시작하게 된다(도 3(a)). 앞서 언급하였듯이 진성 반도체로는 비저항이 매우 큰 실리콘이 많이 사용되고 있으며, 상기 절연막(250)으로는 계면 특성이 우수한 산화막 또는 질화막을 선택하는 것이 바람직하다.
상기 절연막(250)을 도포한 후, 일정 영역을 제외하고 상기 절연막(250) 상부에 감광막(260)을 일정한 두께로 도포하고 사진 공정을 거쳐 일정 영역의 상기 절연막(250)을 제거하도록 한다. 그 후 상기 절연막(250)이 제거된 진성 반도체 기판에 일정 깊이로 수직으로 식각하여 한 쌍의 패턴홈을 형성하도록 한다(도 3(b)). 식각된 한 쌍의 패턴홈 사이의 간격은 수평형 PIN 다이오드(200)에서 진성 반도체패턴(210)의 폭을 결정하게 되는데, 이 단계에서 패턴홈 사이의 간격을 조정함으로써 목적하는 수평형 PIN 다이오드(200)의 특성을 얻을 수 있게 되는 것이다.
한편, 이와 같이 식각된 상기 패턴홈의 각 측벽에는 제1도전형 반도체패턴(220)과 제2도전형 반도체패턴(230)을 형성하게 되는데 다양한 방법을 사용할 수 있지만, 본 실시예에서는 그림자 현상과 이온주입법을 이용하여 효율적이고 단순한 공정으로 처리하도록 한다. 즉, P형 또는 N형의 제1도전형 이온을 상측에서 일정각도로 비스듬히 입사시키면 입사 방향으로 그림자 영역을 제외하고 상기 패턴홈의 특정 측벽과 하면 일정 부분에 제1도전형 이온이 주입되게 된다. 동일한 방식으로 N형 또는 P형의 제2도전형 이온을 상측에서 상기 제1도전형 이온의 입사각과 대칭되는 각도로 비스듬히 입사시키면 역시 그림자 영역을 제외하고 상기 패턴홈의 특정 측벽과 하면 일정 부분에 제2도전형 이온이 주입되게 된다(도 3(c) 및 도 3(d)). 상기 제1도전형 이온과 제2도전형 이온을 충분히 주입한 후에는 고온 열공정을 통하여 각 도전형 이온을 상기 패턴홈의 측벽 내로 확산시켜 제1도전형 반도체패턴(220)과 제2도전형 반도체패턴(230)을 형성하도록 한다.
상기 제1도전형 및 제2도전형 반도체패턴(220,230)을 형성한 후에는 금속 배선층(241)을 증착하고(도 3(e)), 필요한 부분에 감광막(260)을 도포한 후 사진 공정을 거치고 금속 식각 공정을 통해 제1전극(221) 및 제2전극(231)을 형성하도록 한다(도 3(f)). 이와 같은 공정을 거침으로써 자연스럽게 상기 제1도전형 및 제2도전형 반도체패턴(220,230)의 측면에서 상기 절연막(250)의 상면으로 절곡되는 제1전극(221) 및 제2전극(231)을 형성할 수 있으며, 감광막(260)의 도포 범위에 따라 각 전극의 면적을 결정할 수 있게 된다.
이 후, 필요한 공정을 거친 후 별도의 후처리 공정을 통해 패키징을 행할 수도 있지만, 본 실시예에서는 웨이퍼 레벨에서의 패키징 공정을 하도록 한다.
즉, 상기 제1도전형 및 제2도전형 반도체패턴(220,230)과 금속 배선층(241)이 형성된 패턴홈에 방열 패키지 물질(280)을 충진하여 측면 패키징을 하도록 한다(도 3(f)). 이때, 상기 방열 패키지 물질(280)로는 앞서 언급하였듯이 열전도율이 뛰어난 세라믹 계열 물질을 사용하도록 하고, 상기 패턴홈에 방열 패키지 물질(280)을 충진하는 단계는 금속 배선층(241)을 증착한 후 감광막(260)을 도포하기 전에 행하는 것이 바람직하다.
또한, 제1전극(221) 및 제2전극(231)을 형성하기 위한 사진 공정과 금속식각공정을 거쳐 외부로 노출된 상기 절연막(250)의 상면에는 별도의 패시베이션(Passivation) 막(270)을 도포하여 소자를 보호하도록 한다. 그리고 상기 진성 반도체패턴(210)의 하면은 상기 패턴홈에 채워진 방열 패키지 물질(280)이 노출되는 높이(도 3(f)의 파단선 참조)까지 연마한 후 평탄화 작업을 하도록 한다.
이 후 연마와 평탄화 작업을 한 하면에 절연막(250)을 일정 두께로 도포하고(도 3(g)), 상기 절연막(250)의 하면에 세라믹 계열의 방열 패키지 물질(280)을 일정 두께로 도포한 후 저온 소결 공정을 통해 결정화하는 공정을 행하여 방열 특성을 높이고 효과적으로 소자를 보호하도록 한다(도 3(h)). 물론 연마와 평탄화 작업을 한 후 하면에 상기 절연막(250)을 도포하지 않고 바로 상기 방열 패키지 물질(280)을 형성할 수도 있지만, 상기 절연막(250)을 도포하는 것이 계면 특성을 개선하는 데 도움이 된다.
한편, 상기 제1전극(221) 및 제2전극(231)의 상면에는 외부 장치와 연통하기 용이하도록 범핑 전극(240)을 형성하는 것이 바람직한데, 상기 범핑 전극(240)을 형성하고자 하는 부분을 제외하고 감광막(260)을 도포한 후 일정 두께로 범핑용 금속막을 증착하고 후처리 공정을 통하여 마무리하도록 한다(도 3(i) 및 도 3(j)).
마지막으로 일정 부분을 기준(도 3(j)의 파단선 참조)으로 절단(Sawing) 공정을 행하여 수평형 PIN 다이오드(200)를 최종적으로 제조하게 되는 것이다(도 3(k)).
이상에서는 본 발명에 대한 기술사상을 첨부한 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
100 - 수직 구조의 PIN 다이오드 110 - 진성 반도체패턴층
120 - P형 반도체패턴층 130 - N형 반도체패턴층
140 - 금속전극 150 - 글래스
200 - 수평형 PIN 다이오드 210 - 진성 반도체패턴
220 - 제1도전형 반도체패턴 221 - 제1전극
230 - 제2도전형 반도체패턴 231 - 제2전극
240 - 범핑 전극 241 - 금속 배선층
250 - 절연막 260 - 감광막
270 - 패시베이션 막 280 - 방열 패키지 물질

Claims (12)

  1. 진성 반도체패턴과, 상기 진성 반도체패턴의 일측면에 형성된 제1도전형 반도체패턴과, 상기 진성 반도체패턴의 타측면에 형성된 제2도전형 반도체패턴이 동일한 수평면상에 형성되어 있으며,
    상기 진성 반도체패턴, 제1도전형 반도체패턴 및 제2도전형 반도체패턴 각각의 하면에 걸쳐 형성되는 절연막과,
    상기 제1도전형 반도체패턴 및 제2도전형 반도체패턴의 상기 진성 반도체패턴과 접촉하기 않는 각 측면을 따라 형성되다가 상기 절연막의 표면을 따라 상기 진성 반도체패턴이 형성되어 있는 내측으로 각각 절곡되어 형성되는 제1전극 및 제2전극을 포함하여 구성되는 것을 특징으로 하는 수평형 PIN 다이오드.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 진성 반도체패턴, 제1도전형 반도체패턴 및 제2도전형 반도체패턴으로 이루어지는 소자의 상면에 형성된 절연막을 더 포함하여 구성되는 것을 특징으로 하는 수평형 PIN 다이오드.
  5. 제1항 또는 제4항에 있어서,
    상기 진성 반도체패턴, 제1도전형 반도체패턴 및 제2도전형 반도체패턴으로 이루어지는 소자의 측면과 상면에 형성된 방열 패키지 물질을 더 포함하여 구성되는 것을 특징으로 하는 수평형 PIN 다이오드.
  6. 진성 반도체로 이루어지는 기판의 상면에 절연막을 도포하는 제1단계;
    사진 공정을 통해 일정 간격을 두고 상기 절연막을 제거하는 제2단계;
    상기 절연막이 제거된 부분의 진성 반도체 기판을 수직으로 일정 깊이만큼 식각하여 다수 개의 패턴홈을 형성하는 제3단계;
    상기 패턴홈의 상방에서 수직축을 기준으로 일정 입사각으로 제1도전형 이온을 방사하여 그림자 현상으로 상기 패턴홈의 일측벽에만 이온주입하는 제4단계;
    상기 패턴홈의 상방에서 수직축을 기준으로 상기 제1도전형 이온의 입사각과 대칭되는 입사각으로 제2도전형 이온을 방사하여 그림자 현상으로 상기 패턴홈의 타측벽에만 이온주입하는 제5단계;
    이온주입된 상기 제1도전형 이온과 제2도전형 이온을 내측으로 확산시켜 제1도전형 반도체패턴과 제2도전형 반도체패턴을 각각 형성하는 제6단계;
    상기 기판의 상면에 금속 배선층을 형성하는 제7단계; 및
    사진 공정을 통해 상기 금속 배선층을 식각하여 상기 제1도전형 반도체패턴이 형성된 상기 패턴홈의 일측벽에 제1전극을, 상기 제2도전형 반도체패턴이 형성된 상기 패턴홈의 타측벽에 제2전극을 각각 형성하는 제8단계를 포함하는 것을 특징으로 하는 수평형 PIN 다이오드의 제조방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 제8단계 후, 상기 패턴홈에 방열 패키지 물질을 충진하는 제9단계를 더 포함하는 것을 특징으로 하는 수평형 PIN 다이오드의 제조방법.
  9. 제8항에 있어서,
    상기 제9단계 후, 상기 진성 반도체 기판의 하면에서 상기 패턴홈의 하면이 노출되는 높이까지 연마한 후 평탄화하는 제10단계를 더 포함하는 것을 특징으로 하는 수평형 PIN 다이오드의 제조방법.
  10. 제9항에 있어서,
    상기 제10단계 후, 상기 진성 반도체 기판 하면에 방열 패키지 물질을 도포하여 결정화하는 제11단계를 더 포함하는 것을 특징으로 하는 수평형 PIN 다이오드의 제조방법.
  11. 제9항에 있어서,
    상기 제10단계 후, 상기 진성 반도체 기판의 하면에 절연막을 도포하는 제12단계를 더 포함하는 것을 특징으로 하는 수평형 PIN 다이오드의 제조방법.
  12. 제11항에 있어서,
    상기 제12단계 후, 상기 진성 반도체 기판 하면의 절연막 하면에 방열 패키지 물질을 도포하여 결정화하는 제13단계를 더 포함하는 것을 특징으로 하는 수평형 PIN 다이오드의 제조방법.
KR1020110064128A 2011-06-30 2011-06-30 수평형 핀 다이오드 및 이의 제조방법 KR101257604B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110064128A KR101257604B1 (ko) 2011-06-30 2011-06-30 수평형 핀 다이오드 및 이의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110064128A KR101257604B1 (ko) 2011-06-30 2011-06-30 수평형 핀 다이오드 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20130007177A KR20130007177A (ko) 2013-01-18
KR101257604B1 true KR101257604B1 (ko) 2013-04-29

Family

ID=47837795

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110064128A KR101257604B1 (ko) 2011-06-30 2011-06-30 수평형 핀 다이오드 및 이의 제조방법

Country Status (1)

Country Link
KR (1) KR101257604B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9450122B2 (en) 2014-05-14 2016-09-20 Samsung Electronics Co., Ltd. Lateral type photodiode, image sensor including the same, and method of manufacturing the photodiode and the image sensor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945985A (ja) * 1995-07-27 1997-02-14 Matsushita Electric Ind Co Ltd 半導体レーザおよびその製造方法
KR100249785B1 (ko) 1997-11-07 2000-03-15 정선종 수평 구조의 피아이엔 광 다이오드와 이종접합 쌍극자 트랜지스터의 결합 소자 및 그 제조방법
US6972469B2 (en) * 2001-06-08 2005-12-06 Infineon Technologies Ag Lateral PIN diode and method for processing same
US7397101B1 (en) 2004-07-08 2008-07-08 Luxtera, Inc. Germanium silicon heterostructure photodetectors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945985A (ja) * 1995-07-27 1997-02-14 Matsushita Electric Ind Co Ltd 半導体レーザおよびその製造方法
KR100249785B1 (ko) 1997-11-07 2000-03-15 정선종 수평 구조의 피아이엔 광 다이오드와 이종접합 쌍극자 트랜지스터의 결합 소자 및 그 제조방법
US6972469B2 (en) * 2001-06-08 2005-12-06 Infineon Technologies Ag Lateral PIN diode and method for processing same
US7397101B1 (en) 2004-07-08 2008-07-08 Luxtera, Inc. Germanium silicon heterostructure photodetectors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9450122B2 (en) 2014-05-14 2016-09-20 Samsung Electronics Co., Ltd. Lateral type photodiode, image sensor including the same, and method of manufacturing the photodiode and the image sensor

Also Published As

Publication number Publication date
KR20130007177A (ko) 2013-01-18

Similar Documents

Publication Publication Date Title
US9202888B2 (en) Trench high electron mobility transistor device
JP6673856B2 (ja) 炭化珪素装置および炭化珪素装置の形成方法
US10312360B2 (en) Method for producing trench high electron mobility devices
US20160284588A1 (en) Semiconductor device and manufacturing method
WO2014156849A1 (ja) 半導体装置
US9184306B2 (en) Silicon carbide semiconductor device
JP2013524496A (ja) オプトエレクトロニクス半導体チップ
US7504707B2 (en) Semiconductor device and manufacturing method thereof
WO2014087543A1 (ja) 半導体装置の製造方法
US9666682B2 (en) Reverse conduction insulated gate bipolar transistor (IGBT) manufacturing method
JP6575398B2 (ja) 半導体装置
US20170148786A1 (en) Semiconductor device
KR101257604B1 (ko) 수평형 핀 다이오드 및 이의 제조방법
US11978808B2 (en) Vertical etch heterolithic integrated circuit devices
JP6649197B2 (ja) 半導体装置の製造方法
JP4856419B2 (ja) 双方向プレーナ型ダイオード
US20140175507A1 (en) Semiconductor device
JP2004303927A (ja) 半導体素子
JP6734736B2 (ja) チップダイオードおよび回路モジュール
KR101667669B1 (ko) 쇼트키 배리어 다이오드 및 그 제조방법
KR102437528B1 (ko) 쇼트키 배리어 다이오드 수동소자 및 그 제조 방법
JP7168544B2 (ja) ＳｉＣ半導体装置
CN110690115B (zh) 一种沟槽式肖特基二极管终端防护结构的制备方法
CN109360823B (zh) 沟槽型瞬态电压抑制器及其制作方法
WO2023134024A1 (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee