CN1488145A - Mram位线字符线结构 - Google Patents

Mram位线字符线结构 Download PDF

Info

Publication number
CN1488145A
CN1488145A CNA028040732A CN02804073A CN1488145A CN 1488145 A CN1488145 A CN 1488145A CN A028040732 A CNA028040732 A CN A028040732A CN 02804073 A CN02804073 A CN 02804073A CN 1488145 A CN1488145 A CN 1488145A
Authority
CN
China
Prior art keywords
electric current
line
commutation circuit
adjacent
character
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028040732A
Other languages
English (en)
Other versions
CN100338683C (zh
Inventor
H��H��������
H·H·维赫曼恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infenion Tech North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infenion Tech North America Corp filed Critical Infenion Tech North America Corp
Publication of CN1488145A publication Critical patent/CN1488145A/zh
Application granted granted Critical
Publication of CN100338683C publication Critical patent/CN100338683C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Abstract

一记忆装置，系包含形成一交错点数组的复数个位线与复数个字符线。该数组中之每个交错点上各被设置一记忆胞元。一位译码器与一字符译码器系分别被连至与该位线与字符线。一第一切换电路序列系被连至相邻的位线并沿其而配置，进以导致数组沿着此相邻位线而区分成数个区段，以致于一被缩短之规划电流路径系被提供，其降低了通过此装置之电阻。

Description

MRAM位线字符线结构
本发明主张美国临时专利申请案60/263,984之利益，系申请于2001年1月24日，其系合并于此以供参考。
发明所属技术领域
本案系为关于半导体记忆装置的发明，尤其是指一个在结构内部各出都具有低位与字符线电阻的随机存取内存结构。
发明背景
传统的记忆装置，例如动态随机存取内存(Dynamic RandomAccess Memory，DRAM)以及闪存(FLASH memory)装置，通常包含位与字符线的数组，其等交错以形成一数组。每个交错系被连接以一内存胞元。规划电流(programming current)可被提供至与预期的内存胞元相符合的位与字符线，以便于写入资料于该内存胞元或是自该内存胞元读取资料。磁性随机内存(magnetic random access memory，MRAM)装置乃是一新兴技术，其提供了许多DRAM与快闪记忆装置所没有的好处，例如与DRAM装置作比较，其为非易失性(non-volatility)，而与快闪记忆装置作比较，其则是较快速运作(fasteroperation)。
在传统的记忆装置中，由数组而来的位以及字符线的长度并不是一个典型地设计要点。然而，因为在MRAM装置中的规划电流高于传统记忆装置的规划电流，因此通过位以及字符线的电阻在MRAM装置中是特别受到关注的。当规划电流传播通过线路时，此位与字符线的长度系受线路的电阻所限制。当较长的字符与位线提供较大的数组以及较佳的效率时，此较长之字符与位线具有高电阻，其导致了过度的电压降(voltage drop)以及不受欢迎的热生成。
在MRAM装置中，遍及此字符与位线各处的高电阻可造成几个问题。该位与字符线之电压降(voltage drop)的发生即为一个问题。假使此电压降至一操作电压范围之外，那么此内存胞元便可能受到损害。
发明概述
这些或是其它问题通常可被解决或是规避(circumvneted)，而技术性的优点则常藉本发明而得以实现，本发明在一个实施例中提供了一个随机存取内存结构。
在本发明的一个较佳实施记忆装置中，此装置包含复数个位线以及复数个字符线。此复数个字符线与该复数个位线形成了一交错点数组(cross-point array)。复数个内存胞元中的一个系位于此数组诸交错点中之其一。一个具有电流源(current source)与电流汇池(current sink)的位译码器系与该位线相连接而一个具有电流源(current source)与电流汇池(current sink)的字符译码器则与该位线相连接。一第一切换电路序列(first series of switchcircuits)系于两个相邻的位线路相连。此第一切换电路序列系沿着该两相邻位线而配置，进以使得数组沿着此相邻位线而被分成数个区段。当对应的位与字符线被供以预定数量的电流，那么在相对应之交错点上的内存胞元即为了写入而被选取。
在另一个较佳实施例中，切换电路则沿着字符线路而配置。而又在另一个实施例当中，记忆装置将利用一个沿着位线的第一切换电路序列而一个第二切换电路序列者系连接于两个相邻的字符线路。此第二切换电路序列系沿着该两相邻字符线而配置，进以使得数组沿着此相邻字符线而被分成数个区段。
本发明之一个较佳实施例的一优点在于其降低了遍及位与字符线各处的电阻，其系限制了位与字符线的长度。
本发明之一个较佳实施例的另一优点在于其使用了一个简单实施的切换电路以便降低遍及该字符与位线各处的电阻。
本发明之一个较佳实施例的又一优点在于此较佳实施例的某些结构可被配置于数组下方以便减少需要的实体空间量。
前述内容已相当概括性地描述了本发明的特征与技术优点，因此后续本发明之详细描述可被更清楚的了解。本发明的其它特征与优点将被描述于后，其构成了本发明申请专利范围之标的。应被注意的是，对于在本案所属之领域中具通常知识者而言，已被揭示的内容与特定实施例可很容易地成为其它为了实施与本发明相同目的之结构或是程序的基础。亦应被对本案所属之领域具有通常知识者所了解的是这样的相等结构并不脱于本发明所附之申请专利范围的精神与范围。
简单图标说明
参考下列图标极其相关说明，本案及其中之优点俾得以获得更深入而完整的了解。其中：
第一图阐明了一习知技艺的内存胞元数组；
第二图阐明了本发明之一较佳实施记忆装置；
第三图a与第三图b阐明了藉由应用本发明之较佳实施例而得以实现的被降低之线路电阻；
第四图阐明了本发明之一较佳实施切换电路；
第五图系为一个阐明了切换线路运作的真值表(truth table)；
第六图系为本发明之一较佳实施例的部分；以及
第七图系文本发明之另一较佳实施记忆装置。
较佳实施例之详细说明：
实施例之制作与使用系被清楚描述于后。然而，应被欣赏的是本发明提供许多可应用在收录于许多特定文章中的发明概念。这些被讨论的特定实施例仅是一些制作与使用本发明的说明方式，而并不限制本发明的范围。虽然本发明将被讨论于MRAM应用之文章当中，应注意的是，对于在本案所属之技术领域中具通常知识者而言，本发明系可使用于其它应用。
第一图揭示了一习知记忆的MRAM数组10。此MRAM数组10包含位线12以及字符线14，其等交叉形成了点(point)16。每个点16系被配以一个记忆胞元18。每个位于线12与字符线14都具有一个译码器(未显示)，其包含一个线路图以便提供一规划电留置位线12与字符线14。然而，由于位线12与字符线14长度的影响，这些线路的电阻在该规划电流被提供时乃是高的并且造成通过该等位字符线的电压下降。位线12与字符线14可被缩短以便降低电阻。然而，短的位线与字符线产生了小数组而增加了所需要的实体空间。因为此缩减过尺码的半导体装置，此提出了一个无法被接受的情况。短的位与字符线12、14也造成差的效率。
第二图说明了本发明之一较佳实施记忆装置20。此记忆装置20包含复数个位线22以及与此复数个位线22(如显示的22a与22b)形成了一交错点数组(cross-point array)的复数个字符线24。记忆胞元28系座落于交错点30之上，该交错点系与复数个位线22之其一与该复数个字符线24之其一的交叉相符合。被连结至该复数个位线22的是一个具有电流源(current sources)34以及电流汇池(current sinks)36的位译码器32。而字符译码器38则是接于该复数个字符线24。此字符译码器38也具有电流源34与电流汇池36。一第一切换线路序列40系连接至两相邻的位线22。此第一切换线路序列40系沿着两相邻位线22而设置，进而导致数组26沿着此相邻位线而被区分成区段。为了示范的目的，此两相邻位线22系被区分成三个区段，而应被在此领域具有通常知识者所应注意的是任何数量的切换线路都可沿着相邻两位线22而被用以将数组26区分成任何数目的区段42。被使用的切换系取决于电阻以及数组下的可使用空间。每个区段42将包含多个记忆胞元28，特别是在128至256个记忆胞元28。为了明晰，在第二图中，每个被表现的区段42仅具有两个记忆胞元28。
重新参考第一图，在习知记忆中。一规划电流I将被传送至对应的一个被提供之记忆胞元28的位线22以便为了读取而被选取。在本发明中，规划电流Ip系在两相邻位线22a与22b之间被区分。然而，应被在此领域具有通常知识者所注意的是任何部份之可被提供至每个相邻位线22a、22b的此规划电流Ip系足以让数组依描述而运作。当资料被写入一记忆胞元28时，切换线路40则被用以把整个规划电流Ip提供至区段42内的位线22a、22b之其一。藉由把规划电流Ip仅提供至区段42，正个电阻系被降低而无须缩短位线22a、22b。这是因为此规划电流流经两个区段中的两导体22a、22b，而仅流经具有被规划之记忆胞元的一区段的单一导体。
第三图a与第三图b描述了透过使用本发明较佳实施例而得以实施之减少的线路电阻。如所述，规划电流Ip流过第一区段42a的位线22a与22b，在区段42c与42dc之中亦同。每个区段接着都只有一半的电阻而其系将为第三图b所实施之单一线路所具有。区段42b，其包含用以规划的记忆胞元28，系具有流经单一导体22a的全部规划电流Ip，因此与导体22a相连的记忆胞元接收了全部的规划电流Ip。此区段42b将贡献与习知技艺之位线数相同数量的线路电阻，因为此电流仅流经一个导体。累积地，第三图b之线路14的线路电阻系为4*R(被用以标准化线路14之一线路区段的电阻)。藉由比较，第三图a所示之实施例的所累积地线路电阻系为2.5*R。就其本身而论，被描述之实施例仅提供了整个习知技艺之线路电阻的5/8之电路电阻或说是仅少了习知技艺电路电阻37.5％的线路电阻。在此领域具有通常知识者将了解额外的线路电阻改善可藉切换线路的数量及其相关之线路区段数而获得增加。然而，上述模式并非完全精确，例如切换电路40的启动态之电阻亦应被列入考量。然而，使用以为众人所知的CMOS技术，此切换电路之启动态电阻可被最小化，其系将更进一步被描述于后。
第四图描述本发明之一较佳实施切换电路40，其准许一记忆胞元数组被区分成区段。此区段有效地缩短了在任何时间下由电流Ip所活化的位线与字符线之长度。此位在一区段内之“被缩短”线路长度降低了通过位线的电阻，其系提供了此记忆装置被改善的操作。
较佳实施切换电路40包含晶体管T1、T2、T3以及T4。晶体管T1、T2、T3以及T4系藉控制线路54开启，而该控制线路54典型地与一控制电路(未显示)相连接。在较佳实施例当中，此控制电路系藉译码器32、34而得以实现。藉由开启切换电路40内不同晶体管T1、T2、T3以及T4之组合，此规划电流Ip即可被变换以便选取在此记忆装置中之特定区段。例如，第五图的真值表(truth table)描述被开启的T1、T2、T3以及T4之组合如何透过相邻位线56与58而提供整个电流，或是描述了原已被供至此两相邻位线56与58的电流仍继续通过此两相邻位线56与58之任一。切换电路40的运作系藉参考图标而被更清楚的讨论于后。
请在参考第六图，其呈现了一个记忆装置20中的数组26之一部分，而沿着两相邻位线路56与58的切换电路系可藉其等之个别控制信号而被激活，进以提供规划电流至一特定区段中的位线路56与58之任一。例如，三个切换电路60、62、64系被描述。此三个切换电路60、62、64将此数组区分成三个区段66、68、70，因而缩短了在特定时间可被供以规划电流之位线56、58的长度。大约一半的此规划电流Ip原被供至位线56与58。若是记忆胞元72为了写入于被选取，整个规划电流Ip将被提供至位在区段68内之该位线58的部分。为达此目的，切换电路60将运作以便开启晶体管T1、T2(参阅第五图之真值表与第四图之概要图标)来继续准许规划电流Ip之一半可流至位线56与58。在此状态下，与此位在区段66内之位线58之部分相连接的记忆胞元将被选取。因为位在区段68内之记忆胞元72之缘故，下一个切换电路62必定被程序设计过以便提供规划电流Ip至位线58。参阅第五图之真值表与第四图之概要图标，为了提供整个规划电流Ip至线路58，晶体管T2与T3需被开启。因此，假如记忆胞元72之对应字符线78被供以规划电流Ip，那么资料即可被写入该记忆胞元72之中。
为了训诫(lesson)下一个区段70的线路电阻，此规划电路Ip应流经两个导体56与58。因此，接替的切换电路64必须被程序设计以便准许此规划电流Ip在位于区段70内之位线56与58间的部分被分割。再次参考第五图的真值表，为了提供较传至导体56与58之规划电流Ip为低的电流，晶体管T1与T2需被开启。此系藉分割来自于位在区段68之位线58部分之规划电流Ip而得以完成。因此，控制电路(未显示)必须被设计以便规划此控制电路至各个切换电路，因此每个对应区段中都只有一个记忆胞元，而一对应位线则可在任何特定时间中接收此规划电流。
在本发明之另一实施例中，切换电路可被应用于取代位线的字符线上进以缩短了通过字符线的电阻数量。而在另一实施例中，切换电路80系被分别应用于位线82与字符线84上，如第七图所示，以便减少通过位线82与字符线84之电阻数量。在另一较佳实施例中，切换电路逻辑系被设置数组之下以便减少通过此数组所需之实体空间量。因为MRAM中的数组与晶体管无关，因此有机会放些逻辑到此数组下。
虽然本发明与其之优点已被清楚描述，应被了解的是各种可被实施于此的改变、代换以及交替都将不脱如申请专利范围所定义之本发明的精神与范围。再者，本发明的应用范围应被认为是不仅限于此说明书中所述的特定实施例之程序、机械、制成、物质组成、方法以及步骤。因为一个在此领域具通常知识者将轻易地藉体会本发明所揭露之已存在或是将被发展出之程序、机械、制成、物质组成、装置、方法或步骤而获得在其本质上表现相同功用或是在本质上达成相同效果者，其系如同被描述于此之对应实施例，系皆可根据本发明而被应用。因此，附加的申请专利范围乃是为了包含于其内的范围，例如程序、机械、制成、物质组成、装置、方法或步骤，而做准备。

Claims (20)

1.一记忆装置，系包含：
复数个位线；
复数个字符线，此复数个字符线系与该复数个位线形成一交错点数组；
复数个记忆胞元，其中此复数个记忆胞元中之其一系位于该数组中的各个交错点上；
一连接于该位线之位译码器，此位译码器系包含连接于该位线的电流源与电流汇池；
一连接于该字符线之字符译码器，此字符译码器系包含连接于该字符线的电流源与电流汇池；以及
一连接于两相邻位线之第一切换电路序列，此第一切换电路序列系沿着该相邻位线而配置，进以使得该数组沿着此相邻位线而被分成数个区段；
当对应的位与字符线被供以一规划电流时，位于对应交错点上的记忆胞元系藉其而被选取以供写入。
2.如申请专利范围第1项所述之装置，其中该装置系为一磁性随机记忆(magnetic random access memory，MRAM)装置。
3.如申请专利范围第1项所述之装置，其中该规划电流系为5毫安陪(milliamps)。
4.如申请专利范围第1项所述之装置，其中透过该两相邻位线之其一所发送的规划电流量大约等于该程序设计电流的二分之一。
5.如申请专利范围第1项所述之装置，其中该切换电路系被设计以便准许较少规划电流流经该两相邻位线之其一，进以导致在一区段中与该相邻位线之任一相连接的该复数个记忆胞元并无任何一个为了写入而被选取。
6.如申请专利范围第5项所述之装置，其中每个切换电路系被设计以准许规划电流流经在一区段内之两相邻位线之任一，进以导致与在一区段内与位线相连接的记忆胞元系被选取以供写入。
7.如申请专利范围第1项所述之装置，其中一第二切换电路序列系连接于两相邻字符线，此第二切换电路序列系沿着该相邻字符线而配置，进以使得该数组沿着此相邻字符线而被分成数个区段。
8.如申请专利范围第7项所述之装置，其中透过该两相邻字符线之其一所发送的规划电流量大约等于该程序设计电流的二分之
9.如申请专利范围第7项所述之装置，其中该第二切换电路序列系被设计以便准许较少规划电流流经该两相邻字符线之其一，进以导致在一区段中与该相邻字符线之任一相连接的该复数个记忆胞元并无任何一个为了写入而被选取。
10.如申请专利范围第9项所述之装置，其中每个第二切换电路序列系被设计以准许规划电流流经在一区段内之两相邻字符线之任一，进以导致与在一区段内之位线相连接的记忆装置系被选取以供写入。
11.如申请专利范围第7项所述之装置，其中每个第一与第二切换电路序列包含一晶体管序列，每个晶体管系连至一控制线路，藉其一信号系被供以激活或是关闭该晶体管。
12.如申请专利范围第11项所述之装置，其中该晶体管序列系被激活以便按照要求而切换电流路径。
13.如申请专利范围第11项所述之装置，其中一用以激活该晶体管序列的控制信号系源自于一控制电路。
14.如申请专利范围第14项所述之装置，其中该控制电路系位于译码器中。
15.如申请专利范围第7项所述之装置，其中该第一与第二切换电路序列系位于该交错点数组之下。
16.一个在具有复数个导线之交错点数组中选择一记忆胞元的方法，此数组系具有沿两相邻导线设置的切换电路，系导致了该两相邻导线之区块，此方法系包含：
选择一记忆胞元以供写入，此记忆胞元系与在一关连区块中的两相邻导线之其一相连接；
规划该切换电路，藉此位于该关连区块中的该两相邻导线之其一系接收了一规划电流而位在该关连区块中的该两相邻导线之另一则不接收规划电流；以及
规划该切换电路，藉此在其它区段中的两相邻导线各接收了一部分的规划电流。
17.如申请专利范围第16项所述之方法，其中该切换电路系藉一控制信号序列而切换。
18.如申请专利范围第17项所述之方法，其中该控制信号序列源自于一控制电路。
19.如申请专利范围第16项所述之方法，其中该部分的规划电流系等于规划电流之二分之一。
20.如申请专利范围第16项所述之方法，其中此方法更包含提供规划电流至被选取之记忆胞元的一对应字符线以准予数据可被写入该被选取之记忆胞元中。
CNB028040732A 2001-01-24 2002-01-24 存储器装置 Expired - Fee Related CN100338683C (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US26398401P 2001-01-24 2001-01-24
US60/263,984 2001-01-24
US09/965,086 2001-09-27
US09/965,086 US6584006B2 (en) 2001-01-24 2001-09-27 MRAM bit line word line architecture
PCT/US2002/001925 WO2002059899A2 (en) 2001-01-24 2002-01-24 Mram bit line word line architecture

Publications (2)

Publication Number Publication Date
CN1488145A true CN1488145A (zh) 2004-04-07
CN100338683C CN100338683C (zh) 2007-09-19

Family

ID=26950183

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028040732A Expired - Fee Related CN100338683C (zh) 2001-01-24 2002-01-24 存储器装置

Country Status (8)

Country Link
US (1) US6584006B2 (zh)
EP (1) EP1435098B1 (zh)
JP (1) JP3996061B2 (zh)
KR (1) KR100565109B1 (zh)
CN (1) CN100338683C (zh)
DE (1) DE60226986D1 (zh)
TW (1) TW546650B (zh)
WO (1) WO2002059899A2 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US6822903B2 (en) * 2003-03-31 2004-11-23 Matrix Semiconductor, Inc. Apparatus and method for disturb-free programming of passive element memory cells
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7177183B2 (en) 2003-09-30 2007-02-13 Sandisk 3D Llc Multiple twin cell non-volatile memory array and logic block structure and method therefor
US6972989B2 (en) 2003-10-10 2005-12-06 Infincon Technologies Ag Reference current distribution in MRAM devices
US6873535B1 (en) * 2004-02-04 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple width and/or thickness write line in MRAM
JP4388008B2 (ja) * 2004-11-30 2009-12-24 株式会社東芝 半導体記憶装置
DE602005022398D1 (de) * 2004-11-30 2010-09-02 Toshiba Kk Anordnung der Schreiblinien in einer MRAM-Vorrichtung
US7272052B2 (en) * 2005-03-31 2007-09-18 Sandisk 3D Llc Decoding circuit for non-binary groups of memory line drivers
US7142471B2 (en) * 2005-03-31 2006-11-28 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7054219B1 (en) 2005-03-31 2006-05-30 Matrix Semiconductor, Inc. Transistor layout configuration for tight-pitched memory array lines
US7480172B2 (en) 2006-01-25 2009-01-20 Magic Technologies, Inc. Programming scheme for segmented word line MRAM array
WO2007142137A1 (ja) * 2006-06-08 2007-12-13 Nec Corporation Mramにおける電流終端回路
KR100758299B1 (ko) * 2006-07-25 2007-09-12 삼성전자주식회사 플래쉬 메모리 장치 및 그것의 쓰기 방법
JP2020155181A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体メモリ装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3101802A1 (de) * 1981-01-21 1982-08-19 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierter halbleiterspeicher
US5024993A (en) * 1990-05-02 1991-06-18 Microelectronics & Computer Technology Corporation Superconducting-semiconducting circuits, devices and systems
JPH06318683A (ja) 1993-05-01 1994-11-15 Toshiba Corp 半導体記憶装置及びその製造方法
JP3560266B2 (ja) 1995-08-31 2004-09-02 株式会社ルネサステクノロジ 半導体装置及び半導体データ装置
DE19853447A1 (de) * 1998-11-19 2000-05-25 Siemens Ag Magnetischer Speicher
US6111783A (en) 1999-06-16 2000-08-29 Hewlett-Packard Company MRAM device including write circuit for supplying word and bit line current having unequal magnitudes

Also Published As

Publication number Publication date
US20020097597A1 (en) 2002-07-25
US6584006B2 (en) 2003-06-24
EP1435098B1 (en) 2008-06-04
TW546650B (en) 2003-08-11
EP1435098A2 (en) 2004-07-07
KR20040012715A (ko) 2004-02-11
WO2002059899A2 (en) 2002-08-01
DE60226986D1 (de) 2008-07-17
WO2002059899A3 (en) 2003-02-13
JP3996061B2 (ja) 2007-10-24
KR100565109B1 (ko) 2006-03-30
JP2004518288A (ja) 2004-06-17
CN100338683C (zh) 2007-09-19

Similar Documents

Publication Publication Date Title
CN1488145A (zh) Mram位线字符线结构
CN101630531A (zh) 非易失性存储器设备及非易失性存储器设备的擦除方法
CN100367406C (zh) 磁随机存取存储器
CN1303098A (zh) Mtj堆栈式单元存储器检测方法及装置
CN1427419A (zh) 非易失性半导体存储器和操作方法
US10049705B2 (en) Memories having select devices between access lines and in memory cells formed of a same type of circuit element
EP1612807A2 (en) Random access memory array with parity bit architecture
WO2005124558A2 (en) Method and system for optimizing the number of word line segments in a segmented mram array
CN1833291A (zh) 具有高速缓存数据接口的高密度闪存
CN1506970A (zh) 数据存储装置中存储单元的选择
CN107430882B (zh) 存储器单元和存储装置
CN1338756A (zh) 用于对磁阻随机存取存储器进行无损耗写入的装置
CN107545922A (zh) 内容地址存储单元电路及其写操作方法、存储器
JP2000251489A (ja) 半導体記憶装置
CN100378865C (zh) 磁性储存装置
CN102446539A (zh) 伪页面模式存储器架构和方法
US8514637B2 (en) Systems and methods of cell selection in three-dimensional cross-point array memory devices
KR20140101705A (ko) 챕터 데이터가 저장될 수 있는 캐쉬 메모리 어레이를 구비하는 3차원 반도체 장치 및 그 동작 방법
CN112349311B (zh) 存储器与其读写方法
CN107818811A (zh) 包括冗余列和冗余外围逻辑电路的存储器器件
CN114023364A (zh) 分栅存储器阵列结构及操作方法
CN1552077A (zh) 磁电阻级别产生器
CN1717742B (zh) 用于串行编程mram的电流重新路由方案
CN1525486B (zh) 抑制电源配线的磁场噪声影响的薄膜磁性体存储装置
CN114694703A (zh) 磁性存储器及其读写方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151229

Address after: German Berg, Laura Ibiza

Patentee after: Infineon Technologies AG

Address before: American California

Patentee before: Infenion Tech. North America Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070919

Termination date: 20160124

EXPY Termination of patent right or utility model