CN1717742B - 用于串行编程mram的电流重新路由方案 - Google Patents
用于串行编程mram的电流重新路由方案 Download PDFInfo
- Publication number
- CN1717742B CN1717742B CN2003801042463A CN200380104246A CN1717742B CN 1717742 B CN1717742 B CN 1717742B CN 2003801042463 A CN2003801042463 A CN 2003801042463A CN 200380104246 A CN200380104246 A CN 200380104246A CN 1717742 B CN1717742 B CN 1717742B
- Authority
- CN
- China
- Prior art keywords
- bus
- current
- magnetic
- magnetoresistive
- memory units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005291 magnetic effect Effects 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 6
- 230000015654 memory Effects 0.000 claims description 58
- 238000003860 storage Methods 0.000 claims description 14
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 5
- VYMDGNCVAMGZFE-UHFFFAOYSA-N phenylbutazonum Chemical compound O=C1C(CCCC)C(=O)N(C=2C=CC=CC=2)N1C1=CC=CC=C1 VYMDGNCVAMGZFE-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 25
- 239000013598 vector Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 230000005294 ferromagnetic effect Effects 0.000 description 3
- 230000005307 ferromagnetism Effects 0.000 description 3
- 230000006698 induction Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 2
- 229910000863 Ferronickel Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本发明提供一种用于以低电流消耗来对磁性随机存取存储器元件进行编程的方法和装置，该方法和装置利用所选方向上所选的位线来重新路由数字线电流。
Description
技术领域
本发明涉及磁性或磁阻随机存取存储器(MRAM)，更具体而言，涉及一种对这类存储器进行编程时节省电流消耗的方法和设备。
背景技术
目前，许多公司都把磁性或磁阻随机存取存储器(MRAM)视为快闪存储器的后继者，它具备替代除最快速的静态RAM(SRAM)之外的所有存储器的潜能.它是非易失性存储器装置，这意味着不需要电力来维持已存储的信息。这被视为优于大多数其它的存储器类型。
MRAM概念最初是在美国Honeywell公司提出的，它使用磁性多层装置中的磁化方向作为信息存储器，并且使用合成电阻差用于信息读出。正如所有存储装置一样，MRAM阵列中的每个单元都必须能至少存储表示“1”或“0”的两种状态。
存在各种磁阻(MR)效应，其中巨磁阻(GMR)和隧道磁阻(TMR)是目前最重要的两种。GMR效应和TMR或磁性隧道结(MTJ)或自旋相关隧道(SDT)效应提供了实现非易失性磁性存储器的可能。这些装置包括大量薄膜，其中至少有两个为铁磁质或者强磁物质，并且它们被非磁性的中间层隔开。GMR是用于具有导体中间层结构的磁阻，而TMR是用于具有电介质中间层结构的磁阻。如果将非常薄的导体置于两个铁磁性或者强磁性薄膜之间，那么当薄膜的磁化方向平行时，复合的多层结构的有效平面内电阻最小，而当薄膜的磁化方向反平行时最大，如果将薄的电介质中间层置于两个铁磁性或者强磁性薄膜之间，则观察到：当薄膜的磁化方向平行时这些薄膜之间的隧道电流将为最大(或由此电阻将为最小)，而当薄膜的磁化方向反平行时薄膜之间的隧道电流为最小。
通常，将磁阻测定为上述结构从平行到反平行的磁化状态电阻增长的百分率。TMR装置比GMR结构提供了更高百分率的磁阻，由此具备更高的信号和更高的速度的潜能，最近的结果表明，与良好GMR单元中的6-9％的磁阻相比，隧道给予了超过40％的磁阻。
MRAM包括以阵列排列的多个磁阻存储单元1。在图1中示出了一种这样的现有技术的存储单元1。每个存储单元1都包括磁阻存储元件2、数字线4和位线6的第一交叉，以及位线6和字线8的第二交叉。存储单元1通过位线6串联地成列耦合，并且通过数字线4和字线8串联地成行耦合，由此形成阵列。例如，所使用的磁阻存储元件2可能是磁性隧道结(MTJ)，然而并非限制于此。
MTJ存储元件2通常包括形成较低电接触22的非磁性导体、插脚式(pinned)磁性层10、位于插脚式层10上的电介质阻挡层14、和位于电介质阻挡层14上的自由磁性层12，其中在自由磁性层12上有一个上接触16。插脚式磁性层10和自由磁性层12两者都可以由例如镍铁制成，而电介质阻挡层14可以由例如氧化铝制成。
磁性材料的插脚式层10具有总是指向相同方向的磁向量。自由层12的磁向量自由地指向两个方向中的任一方向，但是受该层的实际尺寸的约束：与插脚式层10的磁化方向是平行的或是反平行的。
通过在电路中连接MTJ存储元件2来使用它，以便电流能够经元件2垂直地从其中一个磁性层流到另一个磁性层。所述MTJ单元1在电学上可以用与诸如晶体管T之类的开关元件串联的电阻器R来表示，如图1所示。电阻器R的电阻大小取决于存储元件2的自由磁性层和插脚式磁性层的磁向量的方向性。所述MTJ元件2在磁向量指向反方向时具有比较高的电阻(HiRes)，而在磁向量指向相同方向时具有比较低的电阻(LoRes)。
在图2中示出了现有技术的存储单元2×2阵列的图解正视图。在包含多个MRAM单元的MRAM阵列中，正交的导电线4、6从每个位或存储元件2的下面和上面通过，携载产生反转磁场的电流。对每一位进行设计，以便将电流施加到仅仅一条线上时它不会切换，而是当电流流过在所选位上交叉的这两条线时才会切换(只有当自由层的磁向量与反转磁场的方向不一致时，才会发生切换)。
在MTJ存储器单元1的阵列中提供数字线4和位线6，其中数字线4沿存储元件2一侧上阵列的行进行延伸，而位线6沿存储元件2的相对一侧上阵列的列延伸下去。为了清楚起见，局部反转图2中的结构：数字线4实际上在MTJ元件2的下面通过(在面向衬底的MTJ元件2的那一侧，在衬底中设有晶体管T)，而位线6实际上在MTJ元件2上通过(在背离衬底方向的MTJ元件2的那一侧，在衬底中设有晶体管T)。然而，如果按此方式绘制，位线6将遮住磁阻元件2，而这个磁阻元件是该图很相关的部分。
发明内容
每个存储元件2都是分层结构，该结构包含固定式或插脚式层10，自由层12，以及位于两层之间的电介质阻挡层14。通过在铁磁性或者强磁性层10、12和其间的电介质阻挡层14的夹层结构上施加微小的电压，电于能够隧穿通过该电介质阻挡层层4。
存储元件2通过互连层16以及多个金属化层18和通路20连接到晶体管T。在存储元件2和位线6之间存在电的连接22，每个存储单元1的晶体管T都连接于地线24。
在写模式或编程模式下，需要电流流过所选数字线4和位线6，以便在它们的交叉上产生峰值磁场，该磁场足够转换MTJ元件2的自由层12的极化，以便将MTJ单元2的电阻从LoRes(低电阻)状态转换到HiRes(高电阻)状态或者反之亦然(取决于流过位线6的电流的方向)。同时，所选的存储单元上(位于所选数字线4和所选位线6的交叉上的存储单元)中诸如晶体管T之类的开关元件处于截止状态，例如通过保持字线8上的电压为低(假如开关元件是晶体管T，则为0伏)。所选数字线4和所选位线6中的电流是这样的，以便它们共同提供一种能够改变所选存储元件自由层磁向量方向的磁场，但是任一条中的电流都不能单独改变存储状态。田此，只有所选的存储元件被写入，而不对同一条所选数字线4或位线6上的任何其它存储元件写入。
利用MRAM的缺点就在于：由于需要在磁阻材料附近感应出两个足够高磁场，因而所需的编程电流是很高的。
为了对一种典型的MRAM进行写入或编程，例如，需要位线电流为3毫安，而数字线电流为4毫安.上述所给数值只是作为示例，且可以是不同的。当设计16位字长的MRAM时，写入一个字会导致16×3+4＝52毫安的电流损耗。对于许多的应用而言，特别是对于由电池供电的板上存储器而言，这种电流损耗太大了。
由于MRAM编程时间比PLASH(闪存)更快(例如MRAM在30纳秒内编程，Fowler-Nordheim编程的FLASH则需要毫秒范围内的时间)，因而可以牺牲MRAM的一些编程速度以实现更低的编程电流，正如在下文中所解释的那样。如果MRAM不是被并行地写入，那么所有的16位不是被同时写入，而是一次一个串联地写入，那么编程时间变得更长(16×30ns＝0.48μs，这仍然比FLASH快)，但是编程电流明显变得更低：它降到3+4＝7毫安。
本发明的一个目的是，当对MRAM的位进行串行编程时能更多地减少电流消耗。
上述目的是通过根据本发明的一种方法和装置来实现的。
本发明提供了一种用于以低电流消耗来对磁阻存储元件或磁性随机存取存储器元件进行编程的方法。该方法包括：经第一和第二导电条提供电流，所述第一和第二导电条在存储元件上彼此交叉，其中使流过第一导电条的电流临时流过第二导电条。用这种方法，在存储器元件上产生具有不同方向的两个磁场。当产生这些磁场的电流被共用时，总功耗能够降低。
本发明还提供了一种磁性随机存取存储器单元，包括：
-一磁性随机存取存储器元件或磁阻存储元件，该元件包括用非磁性层分隔的第一磁性层和第二磁性层，
-一可磁耦合于第一磁性层的第一导电条和一可磁耦合于第二磁性层的第二导电条，所述第一和第二导电条被排列以便在存储元件上彼此交叉，和
-用于将第一导电条临时电连接于第二导电条的连接装置。
所述连接装置还可以包括电流方向转换装置，用于转换流经第二导电条的电流的方向。依据将要被写入存储元件中的数据，这些电流方向转换装置被转换为两种状态中的任何一种状态，每一种状态都对应于电流流过第二导电条的不同方向，并由此对应于由该电流产生的磁场的不同方向。可以提供一个控制单元来控制电流方向转换装置的转换，其对将要写入存储元件中的数据起作用。
所述连接装置可以包含至少一个开关。该开关可以是由诸如晶体管之类的半导体器件形成的。可以提供一个控制单元来提供适当信号，该信号用于控制至少一个开关，以便将指定的第一导电条连接到指定的第二导电条。
第一导电条可以装配一线驱动器。所述线驱动器可以是三态驱动器。
所述磁阻元件可以包含一个磁性隧道结(MTJ)。
本发明还提供了一种按逻辑上编组的行和列排列的磁阻存储单元矩阵，每个存储单元都包括一个诸如MTJ之类的磁阻元件，所述矩阵配有至少一个第一导电条和至少一个第二导电条，同一行上的所有存储单元可磁耦合于至少一个第一导电条的其中之一，同一列上的所有存储单元可被磁耦合于至少一个第二导电条的其中之一，其中所述矩阵包括连接装置，用于临时将至少一个第一导电条的其中之一电连接于至少一个第二导电条的其中之一。
所述矩阵可以装配有多个第一导电条和/或多个第二导电条。第一导电条的数目可以与第二导电条的数目相同，或两者可以不同。在举例说明的实施例中仅仅描述了有限数量的第一和第二导电条，但是所述矩阵可以是任意尺寸的。
附图说明
结合附图阅读下文的详细说明，本发明的上述及其它特性，特征和优点将变得显而易见，所述附图按举例的方式说明了本发明的原理。仅仅为了举例而给出了这一说明，但不限制本发明的范围。下文引用的参考图是指附图。
图1是用于根据现有技术的阵列中连接的MRAM单元的电表示。
图2是根据现有技术的MTJ单元2×2阵列的图示正视图。
图3是根据本发明一个实施例的电流重新路由方案的符号电路图。
图4是可以用在图3的重新路由方案中的电路图或数字线驱动器。
图5是可以用在图3的重新路由方案中的数字线驱动器的另一个实施倒的电路图。
在不同的图中，相同的参考数字指相同或类似的元件。
具体实施方式
将针对特定的实施例并参照某些附图来描述本发明，但是本发明并不限制于此而是仅由权利要求加以限定。所描述的附图仅仅是示意性的而非限制性的.在附图中，为便于说明，某些元件的尺寸可能被放大，并未按比例绘制。其中在当前说明书和权利要求中使用了术语“包括”，它不排除其它元件或步骤。其中当指代单数名词时使用了不定冠词或定冠词，例如“一个”或“这个”，除非特别说明，它包括多个那种名词。
在图3中给出了用于在MRAM存储器中从数字线到位线重新路由电流的电路的一般方案。
正如已经提到的那样，可以通过两个磁场来对MRAM存储元件进行写或编程。这些磁场是受电流感应而产生，更具体而言，是受流过位线的电流和流过数字线的电流感应而产生，其中所述位线和数字线在存储元件上彼此交叉。如果能够供用感应这些磁场的电流，则能够实现总电流消耗的降低。
根据本发明，将数字线电流重定向到所选的位线上，以使得只需要产生该数字线电流。在典型的mRAM中，这将电流消耗节省到4毫安。
图3仅仅示出了存储元件2中n×m矩阵的一部分。完整的矩阵包括按n行R1，...，Ri，...，Rj，...，Rn和按m列C1，...，Ck，...，C1，...，Cm编组的存储元件2。在图3中仅仅示出了第Ri和Rj行以及第Ck和Cs列。为每一行R提供了一条数字线4，并且将所述数字线磁耦合于行R的存储元件2。具体来讲，在图3中只示出了数字线4i和4j。为每一列C提供了一条位线6，并且将所述位线磁耦合于列C的存储元件2.具体来讲，在图3中仅仅示出了位线6k和61。在图3中仅仅示出了位于各个数字线4i、4j和位线6k、61的交叉点上的存储元件2i，k、2i.1、2j，k和2j，1。
电路工作如下。
当例如需要对存储元件2i，k进行编程时，需要选择第Ri行的数字线4i和第Ck列的位线6k。根据本发明，位线6k需要连接于数字线41，以使电流能够从数字线4j经位线6k重新路由。因此，提供了诸如连接分支30之类的连接装置，所述连接分支30装配有位于分支30和数字线4i，...4i，...，4j，...，4n之间的一组诸如开关32i、32j之类的连接开关元件，还装配有位于分支30和位线61，...，6k，...，61，...，6m之间的一组诸如开关34、36之类的位线选择开关元件。正如图3所表示的那样，如果需要对存储元件2i，k编程，则取决于需要被写入存储元件2i，k中的数据，需要位于数字线4i与分支30之间的连接开关元件32i和位于位线6k与分支30之间的至少其中一个位线选择开关元件34、36都处于导通状态(连接状态)，取决于需要被写入存储元件2i，k中的数据，电流必须在两个方向的任何一个方向(图3中从下到上或从上到下)上流过位线6k。
举例来说，假设电流需要从下到上流。在那种情况下，诸如开关38kBT和40kBT之类的电流方向开关元件需要处于导通状态(在导线之间有物理连接)，而诸如开关38kTB和40kTB之类的电流方向开关元件处于断开状态(在导线之间没有物理连接以便电流无法流过)。在图3中表示了这种情况。
现在当电流从数字线驱动器40i经存储元件2i，k下面的数字线4i流经连接开关元件32i时，它也流过位线选择开关元件36，流经存储元件2i，k上方的电流方向开关元件38KBT，流经电流方向开关40kBT到达地。
当电流需要被反向时，也就是当它需要经位线6k从上向下流时，为 了写入具有相反值(″1″而不是″0″，或反之亦然)的数据，连接开关元件32i再次处于导通状态，而其它连接开关元件处于断开状态。位线选择开关元件34处于导通状态，以便将分支30连接到位线6k的顶部。电流方向开关元件38kBT和40kBT处于断开状态，而电流方向开关元件38kTB和40kTB处于导通状态。
现在，电流从数字线驱动器40s开始流经存储元件2i，k下面的数字线4i，流经连接开关元件32i，流经分支30，流经位线选择开关元件34，流经在存储元件2i，k上电流方向开关元件40kTB，流经电流方向开关元件38kTB到达地。
正如上面所解释的，按所选方向(从上到下或从下到上)将流经所选数字线的电流重新路由到所选的位线。数字线4、位线6和流经位线6的电流方向的选择是通过把适当的连接开关元件、位线选择开关元件和电流方向开关元件置于导通状态来实现的。提供了用于控制不同开关元件切换的装置。在理解本发明的基础上，熟练的技术人员能够以不同的方法来实现这些装置。例如，为了控制连接开关元件32i、32j，正如本领域的技术人员所知的那样，可以使用常规的行译码电路。本领域技术人员能够设计的行译码电路通过使开关32i处于连接状态或闭合状态并且通过使所有其它开关32都处于非连接状态或打开状态来选择例如第Ri行。可以提供一个定时电路来控制处于闭合或打开状态的每一个开关的定时。可以与列选择并行地选择位线选择开关元件34、36。如果控制列选择电路以便选择第Ck列，那么这个电路将启用位线选择开关元件34和36。电流方向开关元件38和40的选择取决于什么需要被写入到该单元。施加到存储装置输入上的数据将为第一种二进制状态或第二种二进制状态，例如″0″或″1″。电流方向开关元件38、40的选择取决于这个内容。
通过使所产生的电流重新路由以流过数字线，以便让它也流过位线，仅仅需要产生一个电流，以便对存储元件中的一位进行编程，这就是数字线电流。因此，当串行编程MRAM存储器时，达到了电流消耗上的节省。
典型地，晶体管将被用于不同的开关元件，尽管本发明不限制于此。
与连接开关元件32i、32j结合的数字线驱动器40i、40j能够以不同 的结构加以实现。
这类结构的第一种实施例类似于结合图1的布局来使用的实施例：数字线驱动器40i、40j和连接开关元件32i、32j都是独立的元件。在图4中示意性地示出了数字线驱动器40i的实施方式。它包括串联耦合的两个CMOS反相器50、51。每一个CMOS反相器50或51都包括在地24和电源电压Vdd之间串联连接的n沟道MOSFET41、43和p沟道MOSFET42、44。n沟道MOSFET41和43以及p沟道MOSFET42和44两者各自的栅极彼此连接。CMOS反相器50的n沟道MOSFET41和p沟道MOSFET42的栅极连接于输入信号IN(入)。CMOS反相器51的n沟道MOSFET43和p沟道MOSFET44的栅极连接于CMOS反相器50的输出OUT1，这是由n沟道MOSFET41和p沟道MOSFET42之间的连接构成的。CMOS反相器51的输出OUT(出)是n沟道MOSFET43和p沟道MOSFET44之间的那个点，它被连接到由数字线驱动器40i驱动的数字线4i。
如果输入信号IN为高，则p沟道MOSFET42处于断开状态，并且n沟道MOSFET41处于导通状态。第一CMOS反相器50的输出信号继而为低，并且这个低信号是第二CMOS反相器51的输入。P沟道MOSFET44处于导通状态，而n沟道MOSFET43处于断开状态。CMOS反相器51的输出OUT，它也是数字线驱动器40i的输出，继而为高。反之，如果输入信号为低，则同样数字线驱动器40i的输出OUT也为低。
在图5中表示了数字线驱动器配置结构的第二种实施例，在图中，同一条数字线4上的数字线驱动器40及对应的连接开关32都是作为三态驱动器60来加以实现的。数字线4的取消选择可以通过以三态模式设置三态驱动器60来实现。图5中所示的三态数字线驱动器60包括第一CMOS反相器52。第一CMOS反相器52包括在地24和电源电压Vdd之间串联连接的n沟道MOSFET45和p沟道MOSFET46.n沟道MOSFET45和p沟道MOSFET46两者的栅极共同连接于输入信号IN。在n沟道MOSFET45和p沟道MOSFET46之间的连接点上获得第一CMOS反相器52的输出信号OUT1。输出信号OUT1是第二CMOS反相器53的输入信号。这个第二CMOS反相器53包括串联连接的n沟道MOSFET54和p沟道MOSFET55。n沟道MOSFET54和p沟道MOSFET55两者的栅极共同连接于第一CMOS反相器52的输出信号OUT1。n沟道MOSFET54的漏极连接于另一个n沟道MOSFET56的源极，所述另一个n沟道MOSFET的漏极连接于 地24。p沟道MOSFET55的源极连接于另一个p沟道MOSFET57的漏极，所述另一个p沟道MOSFET的源极连接于电源电压Vdd。n沟道MOSFET56的栅极和p沟道MOSFET57的栅极都连接于逆向偏压的三态信号，即如果到n沟道MOSFET56的栅极的信号为高的话，则到p沟道MOSFET57的栅极的信号就为低，反之亦然。
如果输入信号IN为低，则n沟道MOSFET45就处于断开状态，而p沟道MOSFET46处于导通状态。第一CMOS反相器52的输出信号OUT1为高。n沟道MOSFET54处于导通状态，而p沟道MOSFET处于断开状态。如果施加到p沟道MOSFET57的栅极上的信号TRISTATE(三态)为高的话，则施加到n沟道MOSFET56的栅极上的信号TRISTATE就为低，并且MOSFET56、57两者都处于断开状态。
将会认识到的是，在理解上述说明书的基础上，本领域的技术人员能够提供其它布局的实施例，这些实施例具体化了本发明，实现了通过所选的位线重新路由数字线电流的目标。
将要理解的是，尽管在这里已经针对根据本发明的装置论述了优选实施例以及特定构造和结构，但是在不背离本发明的范围和精神的情况下，可以作出形式和细节上的各种变更或修改。例如，可以使用任何种类的MRAM存储元件。
Claims (10)
1.一种以减少的电流消耗来对磁阻存储元件进行编程的方法，包括：经第一导电条和经第二导电条提供电流，所述第一和第二导电条在存储元件上彼此交叉，在那里流过第一导电条的电流被临时路由通过第二导电条。
2.一种磁阻存储单元，包括：
-一磁阻存储元件，该元件包括用非磁性层分隔的第一磁性层和第二磁性层，
-一可磁耦合于第一磁性层的第一导电条和一可磁合于第二磁性层的第二导电条，所述第一和第二导电条被排列以便在磁阻存储元件上彼此交叉，和
-用于将第一导电条临时电连接于第二导电条的连接装置。
3.根据权利要求2的磁阻存储单元，其中所述连接装置还包括电流方向转换装置，该电流方向转换装置用于转换流过第二导电条的电流的方向。
4.根据权利要求2或3的磁阻存储单元，其中所述连接装置包括至少一个开关。
5.根据权利要求4的磁阻存储单元，其中所述开关是由晶体管构成的。
6.根据权利要求2或3的磁阻存储单元，其中所述第一导电条配有一线驱动器。
7.根据权利要求6的磁阻存储单元，其中所述线驱动器是三态驱动器。
8.根据权利要求2或3的磁阻存储单元，其中所述磁阻元件包括一个磁性隧道结。
9.一种具有按逻辑上编组的行和列排列的磁阻存储单元的矩阵，每个存储单元都包括一个磁阻元件，所述矩阵配有至少一个第一导电条和至少一个第二导电条，同一行上的所有存储单元可磁耦合于至少一个第一导电条的其中之一，同一列上的所有存储单元可被磁耦合于至少一个第二导电条的其中之一，其中所述矩阵包括连接装置，用于临时将至少一个第一导电条的其中之一电连接于至少一个第二导电条的其中之一。
10.根据权利要求9的矩阵，其中所述磁阻元件包括一个磁性隧道结。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP02079956 | 2002-11-27 | ||
| EP02079956.5 | 2002-11-27 | ||
| PCT/IB2003/004868 WO2004049342A2 (en) | 2002-11-27 | 2003-10-29 | Current re-routing scheme for serial-programmed mram |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1717742A CN1717742A (zh) | 2006-01-04 |
| CN1717742B true CN1717742B (zh) | 2012-06-13 |
Family
ID=32338117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2003801042463A Expired - Fee Related CN1717742B (zh) | 2002-11-27 | 2003-10-29 | 用于串行编程mram的电流重新路由方案 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US7986548B2 (zh) |
| EP (1) | EP1573744B1 (zh) |
| JP (1) | JP2006508484A (zh) |
| KR (1) | KR20050086981A (zh) |
| CN (1) | CN1717742B (zh) |
| AT (1) | ATE405932T1 (zh) |
| AU (1) | AU2003274523A1 (zh) |
| DE (1) | DE60323144D1 (zh) |
| TW (1) | TW200428386A (zh) |
| WO (1) | WO2004049342A2 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101493868B1 (ko) | 2008-07-10 | 2015-02-17 | 삼성전자주식회사 | 자기 메모리 소자의 구동 방법 |
| FR2963152B1 (fr) * | 2010-07-26 | 2013-03-29 | Centre Nat Rech Scient | Element de memoire magnetique |
| CN104134455B (zh) * | 2014-07-17 | 2017-04-19 | 北京航空航天大学 | 一种磁逻辑器件的并联编程电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894447A (en) * | 1996-09-26 | 1999-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device including a particular memory cell block structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW411471B (en) * | 1997-09-17 | 2000-11-11 | Siemens Ag | Memory-cell device |
| US6034887A (en) * | 1998-08-05 | 2000-03-07 | International Business Machines Corporation | Non-volatile magnetic memory cell and devices |
| JP2002269968A (ja) * | 2001-03-13 | 2002-09-20 | Canon Inc | 強磁性体メモリの情報再生方法 |
-
2003
- 2003-10-29 AU AU2003274523A patent/AU2003274523A1/en not_active Abandoned
- 2003-10-29 KR KR1020057009551A patent/KR20050086981A/ko not_active Application Discontinuation
- 2003-10-29 EP EP03758498A patent/EP1573744B1/en not_active Expired - Lifetime
- 2003-10-29 CN CN2003801042463A patent/CN1717742B/zh not_active Expired - Fee Related
- 2003-10-29 US US10/536,271 patent/US7986548B2/en active Active
- 2003-10-29 JP JP2004554730A patent/JP2006508484A/ja active Pending
- 2003-10-29 WO PCT/IB2003/004868 patent/WO2004049342A2/en active IP Right Grant
- 2003-10-29 DE DE60323144T patent/DE60323144D1/de not_active Expired - Lifetime
- 2003-10-29 AT AT03758498T patent/ATE405932T1/de not_active IP Right Cessation
- 2003-11-24 TW TW092132917A patent/TW200428386A/zh unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894447A (en) * | 1996-09-26 | 1999-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device including a particular memory cell block structure |
Non-Patent Citations (1)
| Title |
|---|
| 全文. |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1573744A2 (en) | 2005-09-14 |
| AU2003274523A1 (en) | 2004-06-18 |
| ATE405932T1 (de) | 2008-09-15 |
| JP2006508484A (ja) | 2006-03-09 |
| CN1717742A (zh) | 2006-01-04 |
| US7986548B2 (en) | 2011-07-26 |
| EP1573744B1 (en) | 2008-08-20 |
| DE60323144D1 (de) | 2008-10-02 |
| WO2004049342A2 (en) | 2004-06-10 |
| WO2004049342A3 (en) | 2005-01-13 |
| TW200428386A (en) | 2004-12-16 |
| KR20050086981A (ko) | 2005-08-30 |
| US20060023489A1 (en) | 2006-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6781910B2 (en) | Small area magnetic memory devices | |
| JP3906212B2 (ja) | 磁気ランダムアクセスメモリ | |
| US20030026125A1 (en) | Thin film magnetic memory device including memory cells having a magnetic tunnel junction | |
| JP3672803B2 (ja) | 不揮発性記憶装置 | |
| US8203871B2 (en) | Reconfigurable magnetic logic device using spin torque | |
| EP1435622B1 (en) | Magnetic random access memory for storing information utilizing magneto-resistive effects | |
| US7095648B2 (en) | Magnetoresistive memory cell array and MRAM memory comprising such array | |
| US6842361B2 (en) | Memory cell, memory circuit block, data writing method and data reading method | |
| JP2005526351A (ja) | 読み出し信号が最大で且つ電磁妨害を低減するｍｒａｍセルおよびアレイ構造 | |
| CN1717743B (zh) | 用于在磁致电阻存储器件的写操作期间改善磁场产生的方法和设备 | |
| CN1717742B (zh) | 用于串行编程mram的电流重新路由方案 | |
| CN102568561B (zh) | 使用附近的单元来提供磁存储器阵列中的场辅助切换 | |
| US7251156B2 (en) | Magnetic memory architecture with shared current line | |
| US7061795B2 (en) | Magnetic random access memory device | |
| EP1662510B1 (en) | Arrangement of write lines in an MRAM device | |
| JP2003016776A (ja) | メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法 | |
| JP2003016774A (ja) | 記憶回路ブロック及びデータの書込方法 | |
| CN117321975A (zh) | 一种磁性随机存储器及电子设备 | |
| JP2003017662A (ja) | メモリセル、記憶回路ブロック及びデータの書き込み方法 | |
| Guillemenet et al. | Research Article On the Use of Magnetic RAMs in Field-Programmable Gate Arrays | |
| JP2009054788A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V. Effective date: 20070907 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20070907 Address after: Holland Ian Deho Finn Applicant after: NXP B.V. Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120613 |