KR20050086981A - 자성 저항 메모리 소자 프로그래밍 방법, 자성 저항 메모리유닛 및 매트릭스 - Google Patents

자성 저항 메모리 소자 프로그래밍 방법, 자성 저항 메모리유닛 및 매트릭스 Download PDF

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안토니 엠 에이치 디테비그
로저 쿠펜스
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 선택된 비트 라인을 지나는 디지트 라인 전류를 선택된 방향으로 리라우팅시킴으로써 감소된 전력 소비로 자성 RAM 소자를 프로그래밍하는 방법 및 장치를 제공한다.

Description

자성 저항 메모리 소자 프로그래밍 방법, 자성 저항 메모리 유닛 및 매트릭스{CURRENT RE-ROUTING SCHEME FOR SERIAL-PROGRAMMED MRAM}
본 발명은 자성 또는 자성 저항 랜덤 액세스 메모리(MRAM:magnetoresistive random access memory)에 관한 것이고, 더 상세하게는 이러한 메모리를 프로그래밍할 때의 전류 소비를 절감하는 방법 및 장치에 관한 것이다.
자성 또는 자성 저항 랜덤 액세스 메모리는 많은 회사에서 플래시 메모리의 뒤를 이을 메모리로 고려하고 있다. 이는 고속 정적 RAM(SRAM) 메모리를 제외하고는 모든 메모리를 대치할 잠재력을 갖고 있다. 이는 비휘발성 메모리 장치, 즉 저장된 정보를 유지하는 데 전력이 요구되지 않는다는 것을 의미한다. 이는 대부분의 다른 타입의 메모리에 대해서도 장점으로 생각된다.
MRAM 개념은 처음에 미국 허니웰 사에 의해 개발되었으며, 이는 정보 저장 장치로서 자성 다중층 장치의 자화 방향을 사용하고, 정보 판독을 위해서 최종 저항의 차이를 사용한다. 모든 메모리 장치에서, MRAM 어레이의 각각의 셀은 "1" 또는 "0"을 나타내는 적어도 2개의 상태를 저장할 수 있어야 한다.
다양한 종류의 자성 저항(MR) 효과가 존재하며, 그 중 거대 자성 저항(GMR:Giant Magneto Resistance) 및 터널 자성 저항(TMR)이 현재 가장 중요한 효과이다. GMR 효과 및 TMR 또는 자성 터널 접합(MTJ) 또는 SDT(spin-dependent tunneling) 효과는 비휘발성 메모리를 구현할 수 있는 가능성을 제공한다. 이들 장치는 박막의 스택(stack)을 포함하고 있으며, 이들 중 적어도 2개는 강자성체 또는 강자성체이고, 이들은 비자성 중간층에 의해 분리된다. GMR은 도체 중간 층을 가진 구조에서의 자성 저항이고, TMR은 유전체 중간층을 가진 구조에서의 자성 저항이다. 초박막 도체가 2개의 강자성체 또는 강자성체 막 사이에 위치되면, 혼합 멀티층 구조의 유효 평면 저항은 막의 자화 방향이 평행할 때 가장 작고, 막의 자화 방향이 반평행(anti-parallel)할 때 가장 크다. 박형 유전체 중간층이 2개의 강자성체 또는 강자성체 막 사이에 위치되면, 필름 사이의 터널링 효과는 막의 자화 방향이 평행할 때 가장 커지고(또는 따라서 저항이 가장 작아짐), 막 사이의 터널링 효과는 막의 자화 방향이 반평행할 때 가장 작아진다(또는 따라서 저항이 가장 커짐).
자성 저항은 통상적으로 평행에서 반형팽 자화 상태로 됨에 따라서 위의 구조의 저항의 비율이 통상적으로 증가하는 것으로 측정된다. TMR 장치는 GMR 구조보다 더 높은 비율의 자성 저항을 제공하고, 따라서 더 높은 신호 및 더 높은 속도의 가능성을 갖는다. 최근 결과는 양호한 GMR 셀이 6-9% 자성 저항임에 비해서, 터널링이 40% 이상의 자성 저항을 제공하는 것을 나타내고 있다.
MRAM은 한 어레이에 배열된 복수의 자성 저항 메모리 유닛(1)을 포함한다. 이러한 종래의 메모리 유닛(1)이 도 1에 도시되어 있다. 각각의 메모리 유닛(1)은 자성 저항 메모리 소자(2), 디지트(digit) 라인(4)과 비트 라인(6)의 제 1 교차부, 비트 라인(6)과 워드 라인(8)의 제 2 교차부를 포함한다. 메모리 유닛(1)은 비트 라인(6)을 통해서 열방향으로 직렬로 연결되어 있고, 디지트 라인(4) 및 워드 라인(8)을 통해서 행 방향으로 직렬로 연결되어 있으며, 따라서 어레이를 형성한다. 자성 저항 메모리 소자(2)는 예컨대, 자성 터널 접합(MTJ)이 될 수 있지만, 이에 한정되는 것은 아니다.
MTJ 메모리 소자(2)는 하위 전기 접촉부(22)를 형성하는 비자성(non-magnetic) 도체, 핀 자성(pinned magnetic) 층(10), 이 핀 자성층(10) 상에 위치된 유전체 장벽 층(14) 및 상기 유전 장벽 층(14) 상에 위치된 무 자성(free magnetic) 층(12)을 포함하고, 무 자성 층(12) 상에 상부 접촉부(16)를 갖고 있다. 핀 자성 층(10) 및 무 자성 층(12)은 모두 예컨대 NiFe로 이루어질 수 있으며, 유전 장벽층(14)은 예컨대 AlOx로 이루어질 수 있다.
자성 물질로 된 핀 층(10)은 항상 같은 방향을 가리키는 자성 벡터를 갖고 있다. 무 자성 층(12)의 자성 벡터는 자유롭지만, 이 층의 물리적인 크기에 의해 제한되어 핀 자성 층(10)의 자성 방향과 평행 또는 반평행의 2방향 중 하나를 가리킨다.
MTJ 메모리 소자(2)는 전자가 자성 층 중 하나로부터 다른 하나로 소자(2)를 수직으로 지날 수 있도록 회로에서 접속시킴으로써 사용된다. MTJ 유닛(1)은 도 1에 도시된 바와 같이 트랜지스터(T)와 같은 스위칭 소자와 직렬인 저항(R)으로 표현된다. 저항(R)의 저항 크기는 메모리 소자(2)의 무 자성 층 및 핀 자성층의 자성 벡터의 방향에 따라 달라진다. MTJ 메모리 소자(2)는 자성 벡터가 반대 방향을 가리킬 때 비교적 높은 저항(HiRes)을 갖고, 자성 벡터가 같은 방향을 가리킬 때 비교적 낮은 저항(LoRes)을 갖는다.
종래의 메모리 유닛의 2×2 어레이의 사시도가 도 2에 도시되어 있다. 복수의 MRAM 유닛을 포함하는 MRAM 어레이에서, 직교 도전성 라인(4, 6)은 각각 비트 또는 메모리 소자(2) 아래 및 위를 지나면서 스위칭 필드를 생성하는 전류를 전달한다. 각각의 비트는 전류가 한쪽 라인에만 인가되었을 때는 스위칭하지 않고, 전류가 선택된 라인에서 교차하는 두 라인 모두를 지날 때 스위칭하도록 설계된다(스위칭은 무 자성층의 자성 벡터가 스위칭 필드의 방향에 따르지 않을 경우에만 발생할 것이다).
디지트 라인(4) 및 비트 라인(6)이 MTJ 메모리 유닛(1)의 어레이에 제공되되, 여기서 디지트 라인(4)은 메모리 소자(2)의 한쪽에서 어레이의 행을 따라서 지나가고, 비트 라인(6)은 메모리 소자(2)의 반대쪽에서 어레이의 열을 따라 아래쪽으로 지나간다. 도 2의 구조를 분명하게 하기 위해 부분적으로 반전하면, 디지트 라인(4)은 물리적으로 MTJ 소자(2)의 아래를 지나고(MTJ 소자(2)의 측부에서 트랜지스터(T)가 제공되는 기판 쪽을 향함), 비트 라인(6)은 물리적으로 MTJ 소자(2)의 위를 지난다(MTJ 소자(2)의 측부에서 트랜지스터(T)가 제공되는 기판으로부터 멀어지는 방향을 향함). 그러나, 이렇게 도시되는 경우에도, 비트 라인(6)이 자성 저항 소자(2)를 가릴 것이며, 이는 도면의 더 상대적인 부분이다.
각각의 메모리 소자(2)는 고정 층 또는 핀 층(10), 무 자성층(12) 및 이들 사이의 유전체 장벽(14)을 포함하는 계층화된 구조이다. 강자성체 또는 강자성체 층(10, 12)과 유전체 장벽(14)의 중첩부에 작은 전압을 인가함으로써, 전자가 유전체 장벽(14)을 터널링할 수 있다.
메모리 소자(2)는 상호접속 층(16) 및 복수의 금속화 층(18) 및 비아(20)를 통해서 트랜지스터(T)에 접속된다. 메모리 소자(2)와 비트 라인(6) 사이에 갈바니 접속(22:a galvanic connection)이 존재한다. 각각의 메모리 유닛(1)의 트랜지스터(T)는 그라운드 라인(24)에 접속된다.
기록 또는 프로그램 모드에서, 필요한 전류가 선택된 디지트 라인(4)과 비트 라인(6)을 흘러, 그 교차점에서 MTJ 소자(2)의 무 자성 층(12)의 극성을 스위칭하기에 충분한 피크 자성 필드가 생성되어서, LoRes(낮은 저항) 상태로부터 HiRes(높은 저항) 상태로 혹은 그 반대로(비트 라인(6)을 지나는 전류의 방향에 따라서) MTJ 유닛(2)의 저항을 스위칭한다. 동시에, 예컨대 워드 라인(8)의 전압을 낮게 유지함으로써(스위칭 소자가 트랜지스터(T)인 경우 0볼트), 선택된 메모리 유닛(1)(선택된 디지트 라인(4)과 선택된 비트 라인(6)의 교차점의 메모리 유닛)의 트랜지스터(T)와 같은 스위칭 소자는 컷-오프 상태가 된다. 선택된 디지트 라인(4) 및 선택된 비트 라인(6)의 전류는 함께 선택된 메모리 소자의 무 자성층의 자성 벡터의 방향을 변화시킬 수 있는 자성 필드를 제공할 수 있지만, 자체적으로 한쪽 스트립의 전류는 저장 상태를 변화시킬 수 없다. 따라서, 선택된 메모리 소자만이 기록되고, 동일하게 선택된 디지트 라인(4) 또는 비트 라인(6)의 다른 메모리 소자는 어떤 것도 기록되지 않는다.
MRAM의 단점은 2개의 높은 자성 필드가 자성 저항 물질의 이웃에 도입되기 때문에 요구되는 프로그래밍 전류가 매우 높다는 점이다.
전형적인 MRAM을 기록 또는 프로그래밍하기 위해서, 예컨대 3mA의 비트 라인 전류와 4mA의 디지트 라인 전류가 필요하다. 주어진 값은 단지 예로, 달라질 수 있다. 16비트의 워드 크기를 가지도록 MRAM이 설계되면, 한 워드를 기록하는데 16*3+4=52mA의 전류 손실을 유발한다. 많은 애플리케이션 및 특히 배터리에 의해 전력을 공급받는 온 보드 메모리에서 이러한 전류 손실은 매우 크다.
MRAM 프로그래밍 시간이 FLASH보다 훨씬 빠르기 때문에(예컨대 30ns 걸리는 MRAM 프로그램은 Fowler-Nordheim 프로그래밍된 FLASH가 밀리초 범위의 시간이 걸린다), MRAM의 프로그래밍 속도는 더 낮은 프로그래밍 전류를 획득하도록 조정(trade off)될 수 있으며, 이는 이하 설명된다. MRAM이 병렬로 기록되지 않는 경우에는 16비트가 모두 동시에 기록되지 않고, 한번에 하나씩 순서대로 기록되어서 프로그래밍 시간이 더 길어지지만(16*30ns=0.48㎲, 이것도 FLASH 보다 빠르다), 프로그래밍 전류는 상당히 더 작아져서, 이는 3+4=7mA로 감소한다.
도 1은 종래의 기술에 따른 어레이의 접속을 위한 MRAM 유닛의 전기 회로도,
도 2는 종래의 기술에 따른 MTJ 유닛의 2×2 어레이의 사시도,
도 3은 본 발명의 실시예에 따른 전류 리라우팅 방안의 심볼 회로도,
도 4는 도 3의 리라우팅 방안에 사용될 수 있는 디지트 라인 드라이버의 회로도,
도 5는 도 3의 리라우팅 방안에 사용될 수 있는 디지트 라인 드라이버의 다른 실시예의 회로도.
도면에서 같은 참조 번호는 유사한 혹은 같은 소자를 나타낸다.
본 발명의 목적은 MRAM의 비트를 순차적으로 프로그래밍할 때 전류 소비를 더 감소시키는 것이다.
이 목적은 본 발명에 따른 방법 및 장치에 의해 달성된다.
본 발명은 자성 저항 메모리 소자 또는 자성 RAM을 감소된 전류 소비로 프로그래밍하는 방법을 제공한다. 이 방법은 제 1 및 제 2 도전 스트립을 지나는 전류를 제공하는 단계를 포함하며, 이 제 1 및 제 2 도전 스트립은 메모리 소자에서 서로 교차하며, 여기서 제 1 도전 스트립을 지나는 전류는 일시적으로 제 2 도전 스트립을 지나서 라우팅된다. 이런 식으로, 메모리 소자에서 서로 다른 방향의 2개의 자장이 생성된다. 이러한 자장을 생성하는 전류가 분할됨에 따라서, 전체 전력 소비가 감소될 수 있다.
본 발명은 또한 자성 RAM 유닛을 제공하며, 이는
- 비자성 층에 의해 분리된 제 1 자성 층 및 제 2 자성 층을 포함하는 자성 RAM 소자 또는 자성 저항 메모리 소자와,
- 제 1 자성 층에 자성 연결 가능한(magnetically couplable) 제 1 도전 스트립 및 제 2 자성 층에 자성 연결 가능한 제 2 도전 스트립 - 이 제 1 도전 스트립과 제 2 도전 스트립은 메모리 소자에서 서로 교차하도록 배치됨 - 과,
- 이 제 1 도전 스트립을 제 2 도전 스트립에 일시적으로 전기적으로 접속시키는 접속 수단을 포함한다.
접속 수단은 또한 제 2 도전 스트립을 지나는 전류의 방향을 스위칭하는 전류 방향 스위칭 수단을 더 포함할 수 있다. 이들 전류 방향 스위칭 수단은 메모리 소자에 기록되는 데이터에 따라서 2 상태 중 하나로 스위칭되고, 각각의 상태는 전류가 제 2 도전 스트립을 지나는 서로 다른 방향에 대응하고, 전류에 의해 생성된 서로 다른 자장의 방향에 대응한다. 제어 유닛은 메모리 소자에 기록될 데이터의 함수로서, 전류 방향 스위칭 수단의 스위칭을 제어하도록 제공된다.
접속 수단은 적어도 하나의 스위치를 포함할 수 있다. 스위치는 트랜지스터와 같은 반도체 장치에 의해 형성될 수 있다. 제어 유닛은 주어진 제 1 도전 스트립을 주어진 제 2 도전 스트립으로 접속시키도록, 적어도 하나의 스위치를 제어하기 위한 적절한 신호를 제공하기 위해 제공될 수 있다.
제 1 도전 스트립에는 라인 드라이버가 제공될 수 있다. 라인 드라이버는 3상태(a tristate) 드라이버가 될 수 있다.
자성 저항 소자는 자성 터널 접합(MTJ)을 포함할 수 있다.
본 발명은 논리적으로 이루어진 행 및 열로 배열된 자성 저항 메모리 유닛을 구비한 매트릭스를 제공하되, 각각의 메모리 유닛은 예컨대 MTJ와 같은 자성 저항 소자를 포함하며, 이 매트릭스에는 적어도 하나의 제 1 도전 스트립 및 적어도 하나의 제 2 도전 스트립이 제공되고, 한 행에 있는 모든 메모리 유닛은 적어도 하나의 제 1 도전 스트립에 자성적으로 연결될 수 있으며, 한 열에 있는 모든 메모리 유닛은 적어도 하나의 제 2 도전 스트립에 자성적으로 연결될 수 있고, 여기서 매트릭스는 적어도 하나의 제 1 도전 스트립 중 하나를 적어도 하나의 제 2 도전 스트립 중 하나에 일시적으로 전기적으로 연결시키는 접속 수단을 포함한다.
매트릭스에는 복수의 제 1 도전 스트립 및/또는 복수의 제 2 도전 스트립이 제공된다. 제 1 도전 스트립의 수는 제 2 도전 스트립의 수와 같거나 혹은 두 수가 서로 다르다. 제한된 수의 제 1 및 제 2 도전 스트립만이 도시된 실시예에 설명되지만, 매트릭스의 크기를 임의가 될 수 있다.
본 발명의 이러한 특징, 특성 및 장점은 본 발명의 원리를 단지 예로서 도시하고 있는 첨부된 도면과 함께 이하 상세한 설명으로부터 자명할 것이다. 이 설명은 단지 예로서 제공되는 것으로 본 발명을 한정하는 것이 아니다. 이하 인용되는 참조 도면들이 첨부 도면이다.
본 발명이 특정 실시예 및 특정 도면을 참조로 설명될 것이지만, 본 발명은 이에 한정되지 않고, 청구항에 의해서만 한정된다. 도시된 도면은 단지 개략적인 것이며, 이에 한정되는 것은 아니다. 도면에서, 도시를 위해 소자 중 일부의 크기는 과장될 수 있으며, 실측으로 도시된 것이 아니다. 제시된 설명 및 청구항에서 용어 "포함한다"가 사용되는 경우에, 이는 다른 소자 또는 단계를 배제하는 것은 아니다. 용어 "하나의"가 사용될 때 이는 특별한 상태가 아니면 복수개 포함한다.
MRAM 메모리에서 디지트 라인으로부터 비트 라인으로 전류를 리라우팅하는 회로의 일반적인 방식이 도 3에 제공된다.
위에 설명된 바와 같이, MRAM 메모리 소자는 2개의 자장에 의해 기록되거나 프로그래밍 될 수 있다. 이들 자장은 전류에 의해, 더 상세하게는 비트 라인을 지나는 전류와 디지트 라인을 지나는 전류에 의해 유도되고, 이 비트 라인 및 디지트 라인은 메모리 소자에서 서로 교차한다. 이들 자장을 유도하는 전류가 공유될 수 있는 경우에, 전체 전류 소비의 감소가 달성될 수 있다.
본 발명에 따라서, 디지트 라인 전류는 선택된 비트 라인으로만 방향이 정해져서, 디지트 라인 전류만이 생성될 필요가 있다. 이는 전형적인 MRAM에서 전류 소비를 4mA로 감소시킨다.
도 3은 메모리 소자(2)의 n×m 매트릭스의 일부 만을 도시한다. 전체 매트릭스는 n행(R1,..., Ri,..., Rj,..., Rn) 및 m열(C1,..., Ck,..., Cl,..., Cm)로 배열된다. 행(Ri, Rj)과 열(Ck, Cl)만이 도 3에 도시되어 있다. 디지트 라인(4)이 각각의 행(R)에 제공되고, 그 행(R)의 메모리 소자(2)에 자성 연결될 수 있다. 특히 도 3에는, 디지트 라인(4i, 4j)만이 도시되어 있다. 비트 라인(6)이 각각의 열(C)에 제공되고, 이 열(C)의 메모리 소자(2)에 자성적으로 연결될 수 있다. 특히 도 3에는, 비트라인(6k, 6l)만이 도시되어 있다. 각각의 디지트 라인(4i, 4j) 및 비트 라인(6k, 6l)의 교차점의 메모리 소자(2i,k, 2i,l, 2j,k, 2j,l)만이 도 3에 도시되어 있다.
이 회로의 동작은 다음과 같다.
예컨대, 메모리 소자(2i,k)가 프로그래밍되어야 할 때는, 행(Ri)의 디지트 라인(4i) 및 열(Ck)의 비트라인(6k)이 선택되어야 한다. 본 발명에 따라서, 비트라인(6k)을 지나는 디지트 라인(4i)으로부터의 전류를 리라우팅할 수 있도록, 비트라인(6k)은 디지트 라인(4i)에 접속되어야 한다. 따라서, 예컨대 접속 브랜치(30)와 같은 접속 수단이 제공되며, 이 접속 수단에는 브랜치(30)와 디지트 라인(41,...4i, ..., 4j, ..., 4n) 사이에서 스위치(32i, 32j)와 같은 접속 스위칭 소자의 세트가 제공되고, 브랜치(30)와 비트 라인(61,..., 6k,..., 6l,...,6m) 사이에서 스위치(34, 36)와 같은 비트 라인 선택 스위칭 소자의 세트가 제공된다. 메모리 소자(2i,k) 가 프로그래밍되어야 한다면, 디지트 라인(4i)과 브랜치(30) 사이의 접속 스위칭 소자(32i) 및 비트 라인(6k)과 브랜치(30) 사이의 비트라인 선택 스위칭 소자(34, 36) 중 적어도 하나는, 도 3에 도시된 바와 같이 메모리 소자(2i,k)에 기록될 데이터에 따라서 ON 상태(접속 상태)가 되어야 한다. 메모리 소자(2i,k)에 기록될 데이터에 따라서, 전류는 2방향 중 한쪽으로 비트라인(6k)을 지나서 흘러야 한다(도 3의 아래쪽에서 위쪽으로 혹은 그 반대로).
예컨대, 전류가 아래쪽으로부터 위쪽으로 흘러야 한다고 가정한다. 이 경우, 스위치(38kBT, 40kBT)와 같은 전류 방향 스위칭 소자는 ON 상태가 되어야 하고(배선들의 물리적인 접속), 스위치(38kTB, 40kTB)와 같은 전류 방향 스위칭 소자는 OFF 상태에 있다(배선들 사이에 물리적인 접속이 없어서 전류가 흐를 수 없다). 이러한 상황이 도 3에 도시되어 있다.
전류가 디지트 라인(4i)을 통해서 디지트 라인 드라이버(40i)로부터 흘러서 메모리 소자(2i,k) 아래에서 접속 스위칭 소자(32i)로 흐를 때, 이는 또한 비트라인 선택 스위칭 소자(36)를 통해서 전류 방향 스위칭 소자(38kBT)를 지나서, 메모리 소자(2i,k) 위에서 전류 방향 스위칭 소자(40kBT)를 지나 그라운드로 흐른다.
전류가 반전되어야 한다면, 즉 반전 값("0" 대신 "1" 또는 그 반대)으로 데이터를 기록하기 위해서 위에서 아래로 비트라인(6k)을 통해서 흘러야 한다면, 접속 스위칭 소자(32i)는 ON 상태이고, 다른 접속 스위칭 소자는 OFF 상태이다. 비트 라인 선택 스위칭 소자(34)는 ON 상태가 되어서 브랜치(30)를 비트 라인(6k)에 접속시킨다. 전류 방향 스위칭 소자(38kBT, 40kBT)는 OFF 상태이고, 반면에 전류 방향 스위칭 소자(38kTB, 40kTB)는 ON 상태이다.
전류가 디지트 라인(4i)을 통해서 디지트 라인 드라이버(40i)로부터 흘러서 메모리 소자(2i,k) 아래에서 접속 스위칭 소자(32i), 브랜치(30), 비트라인 선택 스위칭 소자(34), 전류 방향 스위칭 소자(40kTB)를 지나고, 메모리 소자(2i,k) 위에서 전류 방향 스위칭 소자(38kTB)를 지나서 그라운드로 흐른다.
위에 설명된 바와 같이, 선택된 디지트 라인을 지나는 전류는 선택된 방향으로(위쪽에서 아래쪽으로 혹은 그 반대로) 선택된 비트라인으로 리라우팅된다. 디지트 라인(4), 비트 라인(6) 및 비트라인(6)을 지나는 전류의 방향의 선택은 적절한 접속 스위칭 소자, 비트라인 선택 스위칭 소자 및 전류 방향 스위칭 소자를 ON 상태로 놓음으로써 행해진다. 서로 다른 스위칭 소자의 스위칭을 제어하는 수단이 제공된다. 이들 수단은 본 발명을 이해하는 사람에 의해 서로 다른 방식으로 구현될 수 있다. 예컨대 접속 스위칭 소자(32i, 32j)를 제어하기 위해서, 당업자에게 알려진 바와 같이 기존의 행 디코딩 회로가 사용될 수 있다. 당업자에 의해 설계될 수 있는 행 디코딩 회로는 예컨대, 스위치(32i)를 접속 또는 폐쇄 상태가 되게 하고, 모든 다른 스위치(32)를 비접속 또는 개방 상태가 되게 함으로써 행(Ri)을 선택한다. 스위치 각각의 타이밍을 폐쇄 또는 개방 상태로 제어하는 타이밍 회로가 제공될 수 있다. 비트라인 선택 스위칭 소자(34, 36)는 열 선택과 동시에 선택될 수 있다. 열 선택 회로가 열(Ck)을 선택하도록 제어되면, 이 회로는 비트라인 선택 스위칭 소자(34, 36)를 인에이블시킬 것이다. 전류 방향 스위칭 소자(38, 40)는 셀에 무엇이 기록되어야 하는 지에 따라서 선택된다. 메모리 장치의 입력단에 인가되는 데이터가 제 1 또는 제 2 이진 상태, 예컨대 "0" 또는 "1"이 될 것이다. 이 컨텐츠에 따라서, 적절한 전류 방향 스위칭 소자(38, 40)가 선택된다.
전류가 디지트 라인을 흐르도록 생성된 전류를 리라우팅해서 비트 라인에도 흐르게 함으로써, 메모리 소자에서 1비트를 프로그래밍하는데 디지트 라인 전류인 한번의 전류만이 생성되어야 한다. 따라서, MRAM 메모리를 순차적으로 프로그래밍할 때 전류 소비를 절감할 수 있다.
전형적으로 트랜지스터는 서로 다른 스위칭 소자에 대해 사용될 것이지만, 본 발명이 이에 한정되는 것은 아니다.
디지트 라인 드라이버(40i, 40j)는 접속 스위칭 소자(32i, 32j)와 조합해서 다른 구성으로 구현될 수 있다.
이러한 구성의 제 1 실시예는 도 1의 장치에 사용될 수 있을 것이다. 디지트 라인 드라이버(40i, 40j)와 접속 스위칭 소자(32i, 32j)는 별개의 소자이다. 디지트 라인 드라이버(40i)의 구현예가 도 4에 개략적으로 도시되어 있다. 이는 직렬로 접속된 2개의 CMOS 인버터(50, 51)를 포함한다. 각각의 CMOS 인버터(50, 51)는 그라운드(24)와 전원(Vdd) 사이에 직렬로 접속된 n채널 MOSFET(41, 43) 및 p채널 MOSFET(42, 44)를 포함한다. n채널 MOSFET(41, 43) 각각의 게이트는 서로 접속되어 있고, p채널 MOSFET(42, 44) 각각의 게이트는 모두 서로 접속되어 있다. CMOS 인버터(50)의 n채널 MOSFET(41) 및 p채널 MOSFET(42)의 게이트는 입력 신호(IN)에 접속된다. CMOS 인버터(51)의 n채널 MOSFET(43) 및 p채널 MOSFET(44)의 게이트는 CMOS 인버터(50)의 출력단(OUT1)에 접속되고, 이는 n채널 MOSFET(41)와 p채널 MOSFET(42) 사이의 접속에 의해 형성된다. n채널 MOSFET(43)와 p채널 MOSFET(44) 사이의 지점인 CMOS 인버터(51)의 출력단(OUT)은 디지트 라인 드라이버(40i)가 구동해야 하는 디지트 라인(4i)에 접속된다.
입력 신호(IN)가 하이이면, p채널 MOSFET(42)는 OFF 상태이고, n채널 MOSFET(41)는 ON 상태이다. 제 1 CMOS 인버터(50)의 출력신호가 로우이면, 이 로우 신호는 제 2 CMOS 인버터(51)의 입력단이다. p채널 MOSFET(44)는 ON 상태이고, n채널 MOSFET(43)는 OFF 상태이다. 디지트 라인 드라이버(40i)의 출력이기도 한 CMOS 인버터(51)의 출력(OUT)은 하이이다. 반대로, 입력 신호(IN)가 로우이면, 디지트 라인 드라이버(40i)의 출력(OUT)도 로우이다.
디지트 라인 드라이버의 구성의 제 2 실시예가 도 5에 도시되어 있으며, 여기서 같은 디지트 라인(4) 상의 디지트 라인 드라이버(40) 및 대응하는 접속 스위치(32)는 3상태 드라이버(60)로서 구현된다. 디지트 라인(4)의 선택 해제는 3상태 드라이버(60)를 3상태 모드로 설정함으로써 행해질 수 있다. 도 5에 도시된 3 상태 디지트 라인 드라이버(60)는 제 1 CMOS 인버터(52)를 포함한다. 제 1 CMOS 인버터(52)는 그라운드(24)와 전원(Vdd) 사이에 직렬로 접속된 n채널 MOSFET(45) 및 p채널 MOSFET(46)를 포함한다. n채널 MOSFET(45) 및 p채널 MOSFET(46) 모두의 게이트는 함께 입력 신호(IN)에 접속된다. 제 1 CMOS 인버터(52)의 출력 신호(OUT1)는 n채널 MOSFET(45)와 p채널 MOSFET(46) 사이의 접속 점에서 획득된다. 출력 신호(OUT1)는 제 2 CMOS 인버터(53)용 입력 신호이다. 제 2 CMOS 인버터(53)는 직렬 접속된 n채널 MOSFET(54) 및 p채널 MOSFET(55)를 포함한다. n채널 MOSFET(54) 및 p채널 MOSFET(55)의 게이트는 모두 제 1 CMOS 인버터(52)의 출력 신호(OUT1)에 접속된다. n채널 MOSFET(54)의 드레인은 다른 n채널 MOSFET(56)의 소스에 접속되고, 이 n채널 MOSFET(56)의 드레인은 그라운드(24)에 접속된다. p채널 MOSFET(55)의 소스는 다른 p채널 MOSFET(57)의 드레인에 접속되고, 이 p채널 MOSFET(57)의 소스는 전원(Vdd)에 접속된다. n채널 MOSFET(56) 및 p채널 MOSFET(57)의 게이트는 역 바이어싱된 3상태 신호에 접속되어서, 즉 n채널 MOSFET(56)의 게이트로의 신호가 하이이면, p채널 MOSFET(57)의 게이트로의 신호는 로우이고, 그 반대도 마찬가지다.
입력 신호(IN)가 로우이면, n채널 MOSFET(45)는 OFF 상태이고, p채널 MOSFET(46)는 ON 상태이다. 제 1 CMOS 인버터(52)의 출력 신호(OUT1)는 하이이다. n채널 MOSFET(54)는 ON 상태이고, p채널 MOSFET는 OFF 상태이다. p채널 MOSFET(57)의 게이트에 인가되는 신호 TRISTATE가 하이이면, n채널 MOSFET(56)의 게이트에 인가되는 신호 는 로우이고, MOSFET(56, 57) 모두 OFF 상태이다.
위의 설명을 이해함으로써, 당업자가 선택된 비트 라인을 지나도록 디지트 라인 전류를 리라우팅해서, 본 발명을 실시한다는 목적을 달성하는 장치의 다른 실시예를 제공할 수 있다는 것을 이해할 것이다.
바람직한 실시예 및 상세한 구조 및 구성이 본 발명에 따른 장치에 대해서 설명되었지만, 형태 및 세부 사항의 다양한 변화 및 수정이 본 발명의 범주 및 사상을 벗어남없이 가능하다는 것을 이해할 것이다. 예컨대, 임의의 종류의 MRAM 메모리 소자가 사용될 수 있다.

Claims (10)

  1. 감소된 전류 소비로 자성 저항 메모리 소자를 프로그래밍하는 방법에 있어서,
    제 1 도전 스트립 및 제 2 도전 스트립을 지나는 전류를 제공하는 단계를 포함하며,
    상기 제 1 도전 스트립 및 상기 제 2 도전 스트립은 상기 메모리 소자에서 서로 교차하고,
    상기 제 1 도전 스트립을 지나는 전류는 일시적으로 상기 제 2 도전 스트립을 지나도록 라우팅되는
    자성 저항 메모리 소자 프로그래밍 방법.
  2. - 비자성 층에 의해 분리되는 제 1 자성 층 및 제 2 자성 층을 포함하는 자성 저항 메모리 소자와,
    - 상기 제 1 자성 층에 자성 연결 가능한(magnetically couplable) 제 1 도전 스트립 및 상기 제 2 자성 층에 자성 연결 가능한 제 2 도전 스트립 - 상기 제 1 도전 스트립과 상기 제 2 도전 스트립은 상기 자성 저항 메모리 소자에서 서로 교차하도록 배치됨 - 과,
    - 상기 제 1 도전 스트립을 상기 제 2 도전 스트립에 일시적으로 전기적으로 접속시키는 접속 수단
    을 포함하는 자성 저항 메모리 유닛.
  3. 제 2 항에 있어서,
    상기 접속 수단은 상기 제 2 도전 스트립을 지나는 전류의 방향을 스위칭하는 전류 방향 스위칭 수단을 더 포함하는
    자성 저항 메모리 유닛.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 접속 수단은 적어도 하나의 스위치를 포함하는
    자성 저항 메모리 유닛.
  5. 제 4 항에 있어서,
    상기 스위치는 트랜지스터에 의해 형성되는
    자성 저항 메모리 유닛.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 도전 스트립에는 라인 드라이버가 제공되는
    자성 저항 메모리 유닛.
  7. 제 6 항에 있어서,
    상기 라인 드라이버는 3상태(a tristate) 드라이버인
    자성 저항 메모리 유닛.
  8. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 자성 저항 소자는 자성 터널 접합(a magnetic tunnel junction)을 포함하는
    자성 저항 메모리 유닛.
  9. 논리적으로 이루어진 행 및 열로 배열된 자성 저항 메모리 유닛을 구비한 매트릭스에 있어서,
    상기 각각의 메모리 유닛은 자성 저항 소자를 포함하고,
    상기 매트릭스에는 적어도 하나의 제 1 도전 스트립 및 적어도 하나의 제 2 도전 스트립이 제공되며,
    한 행에 있는 모든 상기 메모리 유닛은 상기 적어도 하나의 제 1 도전 스트립 중 하나에 자성 연결될 수 있고, 한 열에 있는 모든 상기 메모리 유닛은 상기 적어도 하나의 제 2 도전 스트립 중 하나에 자성 연결될 수 있으며,
    상기 적어도 하나의 제 1 도전 스트립 중 하나를 상기 적어도 하나의 제 2 도전 스트립 중 하나에 일시적으로 전기적으로 연결시키는 접속 수단을 포함하는
    매트릭스.
  10. 제 9 항에 있어서,
    상기 자성 저항 소자는 자성 터널 접합을 포함하는
    매트릭스.
KR1020057009551A 2002-11-27 2003-10-29 자성 저항 메모리 소자 프로그래밍 방법, 자성 저항 메모리유닛 및 매트릭스 KR20050086981A (ko)

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