CN1475030A - 集成电路电感器结构以及非破坏性蚀刻深度测量 - Google Patents
集成电路电感器结构以及非破坏性蚀刻深度测量 Download PDFInfo
- Publication number
- CN1475030A CN1475030A CNA018186548A CN01818654A CN1475030A CN 1475030 A CN1475030 A CN 1475030A CN A018186548 A CNA018186548 A CN A018186548A CN 01818654 A CN01818654 A CN 01818654A CN 1475030 A CN1475030 A CN 1475030A
- Authority
- CN
- China
- Prior art keywords
- hole
- dielectric layer
- chamber
- holes
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001066 destructive effect Effects 0.000 title claims description 10
- 238000005259 measurement Methods 0.000 title description 5
- 238000000034 method Methods 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 25
- 238000002161 passivation Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims description 49
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- 238000010276 construction Methods 0.000 claims description 27
- 238000009434 installation Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 230000007246 mechanism Effects 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 238000005429 filling process Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 239000012528 membrane Substances 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 36
- 238000005516 engineering process Methods 0.000 description 12
- 230000006698 induction Effects 0.000 description 11
- 238000013461 design Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000013401 experimental design Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
- H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
- H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
- H01F41/041—Printed circuit coils
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种在集成电路中形成电子装置结构的方法，其包含：提供基片(11)；在该基片上形成一钝化层(13)；在该钝化层中形成多个通孔(15)；通过等向性蚀刻去除该钝化层下的基片物质，从而在该多个通孔下的基片中形成至少一第一腔洞(19)；在该钝化层之上设置一电介层(23)来填塞这些通孔，从而形成一薄膜(24)；以及在该薄膜上设置一电子装置(27)，如感应器等。
Description
技术领域
本发明一般与集成电路技术有关。更详细地说，本发明涉及一在集成电路(IC)中形成的电子装置结构，如，电感器结构，特别是应用于射频(RF)的螺旋形电感器结构；还涉及该电子装置结构和该集成电路本身，以及蚀刻与非破坏性地测量蚀刻深度的方法。
背景拉术
问题范围及已知的解决方案
目前，频率范围在1-5GHz的高速度应用中，先进的硅双极、互补型金属氧化物半导体(CMOS)或双极互补金属氧化物半导体(BiCOMS)电路已取代了早期只有利用III-V族技术才能制造出来的电路。
在高频电路的构造模块，如：谐振器和滤波器中，往往需要电感元件。所有的集成技术都有一个共同的目的，那就是希望能得到具有高品质因数(称之为Q值)的感应器，以及高操作频率(受限于共振频率fR，在此频率下Q值会下降为零)。
近年来随着硅集成电路处理技术的改进，每一固定面积的感应器布局因其外型尺寸的降低以及在该基片与感应器之间插入具有厚氧化层的多金属层加以隔绝，从而具有了较高的电感以及较低的损耗。适用于1-2GHz电路的集成感应器，其典型的电感值在1-10nH之间，所占面积可达500μm×500μm，这会使集成电路过大且成本过高。由于在基片上耦合了具有电阻的金属以及基片本身产生的损耗，这种结构的电感还会有相当大的损失。在1-2GHz的电路中，使用硅集成电路技术很难得到Q值高于15且电感值在1-10nH范围内的感应元件。
集成感应器通常是如图1所示的，在半导体基片3上形成的氧化物2之上的八边形或方形的螺旋金属条1。这种感应器结构的等效电路见图2。低频时(此时基片上的寄生电容还不能主导其效能)的Q值可根据以下公式计算出：Q＝ωL/r(ω＝2πf，f为频率，L和r分别为感应器的电感与电阻)。
由于金属图形与基片间的绝缘物质具有电容Cox，而且该硅基片具有传导性质(即它具有电容Csi及电阻Rsi)(参照图2)，所以在我们感兴趣的频率范围(大约是从几百MHz到10GHz之间)内，Q值是比较低频的时候更低的。
设计感应器时，使用传导能力较高的导体来做多金属层，电容Cox会降低，这是因为感应器与该基片平面之间有一层厚氧化物。感应器的Q值会因电容Cox的降低而降低。
另一种较激烈的方法则是，选择性地去除感应器下面的大部分或所有的硅；实例可参照，美国专利5,539,241(Abidi et al.)；5,930,637(Chuang et al.)，5,773,870(Su et al.)以及5,384,274(Kanehachi et al.)。可以在基片上穿孔以更进一步地增加金属层与基片的距离，从而降低参数Cox。这样可以造成较高的Q值以及较高的自我振荡频率。从基片的背侧蚀刻移除硅，造成几百微米的空气隔隙，能够使Q值增加两倍；但是这种技术无法应用于大规模生产硅集成电路。已知的解决方案是，将以上两种方法结合，即在增加氧化物厚度的同时去除部分基片。在美国专利5,833,299(Merill et al.)中描述了一种方法，这种方法是在基片上蚀刻出V形或角锥形的沟槽，并在沟槽中填满氧化物并使其平坦化，形成一个比该电路其它地方厚得多的区域性的隔绝氧化物岛。最后将集成感应器设置在这个岛的表面。
以下举例说明其它用来降低硅基片损耗的方法，如，美国专利5,742,091(Hebert)中，在感应结构下放置一具有填满绝缘物质的深沟渠的图形(高效能的射频集成电路处理流程中已提供了这种方法)以降低该损耗。
比较先进的去除基片中硅的技术是，在基片中制造腔洞。EP 0971 412 A2(Yoshida)中展示了一种方法，这种方法是在基片中造出许多大的腔洞(100μm宽)，接着再填充如氧化物等物质，然后，再在该基片上设置电感器结构，最后去除填充腔洞的物质，从而在基片中制造出一个填满空气的空洞。
美国专利6,025,261(Farrar et al.)中揭示了一种感应器结构，这种结构是在感应器及半导体基片的金属图形下的钝化层中蚀刻一个腔洞结构，并在其中填满聚合物。不过，该腔洞结构仅能形成于该硅基片顶端上的钝化层中，而由于钝化层的厚度有限，并且与硅基片相比钝化层的εr较低，因此这种结构的效果可能非常有限。
在微电机技术(MEM)中，其装置结构必须能够传感压力、加速度和温度等等。这些结构也可以整合在芯片之中，在该芯片中还可加入检测电子装置。美国专利6,012,336(Eaton et al.)描述了这种电容传感器的结构及其制造方法，其包含：去除部分硅基片，将绝缘物质(如，二氧化硅)填充到去除部分中，并在该二氧化硅的顶端上形成传感器结构。
已知解决方案存在的问题
在集成电感器结构下去除硅，有一个问题需要解决：就是这一步骤必须能和传统的硅集成电路制造兼容，并且其在现制造流程中所造成的额外步骤必须达到最少。该方法也必须能够完全地或部分地去除500μm×500μm面积以外的硅，因为，这个面积大约就是操作频率为1-2GHz的通讯设备中所使用的集成感应器的尺寸。
先前所说明的观念(称之为先前技术)，其所包含的处理步骤都是相当复杂的，且不兼容于传统的集成电路制造过程，或是牵涉到的处理步骤过多。
其它已知的方法包括：在蚀刻形成的腔洞中填充像二氧化硅或聚合物这样的绝缘物质。这些物质的介电常数εr确实低于硅的介电常数(即，优于硅)。但是，空腔洞的介电常数是最低的(即，εr＝1)，所以如果能够免去填充物质，效果将更好。
然而其它的方法并没有提供空腔结构，该结构足以承受后续的处理过程，即，多金属层系统的形成，这一过程属于传统集成电路制造中后续流程的一部分。这种结构特别适合于外形较大如500μm×500μm或更大面积的感应器。
发明内容
因此，本发明的目的在于提供一种方法，在集成电路，特别是应用于射频的集成电路制造中形成电子装置结构，特别是感应器结构，同时又至少能克服一些先前技术中出现的问题。
本发明的另一目的在于，提供一种结构形成方法，该方法能制造出具有高Q值及高谐振频率的感应器结构。
本发明的又一目的在于，提供这种结构形成方法，该方法能制造坚固且经久耐用的电子装置结构(包括感应器结构)。
本发明的又一目的在于，提供这种结构形成方法，该方法易于操作且兼容于传统的制造技术。
本发明的又一目的在于，提供这种结构形成方法，该方法在传统的集成电路制造过程基础上需要增加的额外步骤最少。
根据本发明的一个方面，可按照下列步骤来完成这些目标：
-提供一个半导体基片；
-在该基片上形成一钝化层；
-在该钝化层中形成多个通孔；
-以该具有通孔的钝化层为硬罩(hardmask)，运用等向性蚀刻法，去除该钝化层下的半导体基片物质，以致，大致在这些通孔下的半导体基片中，形成一个第一腔洞；
-在该钝化层上形成一绝缘层，以堵塞这些通孔，从而在这些腔洞上制造出一薄膜；以及
-在该薄膜之上，设置电子装置，如感应器等。
优选地，方法包括：能够将钝化层中的多个通孔分别分割成第一次群和第二次群，这样在同一次群中相邻的通孔就可以比不同次群中相邻的通孔靠得更近；去除该钝化层下的半导体基片物质以在基本上位于该通孔下的半导体基片内再形成一第二腔洞，这样腔洞被部分半导体基片物质所隔开，隔开腔洞的半导体基片物质则可用来支撑腔洞上的薄膜。
另外，本发明的一个目的在于按照上述方法提供一电子装置结构，特别是感应器结构，并制造出包含此种结构的集成电路。
根据本发明的第二个方面，所提供的电子装置结构，特别是应用于射频的电感器结构，包含：
-一半导体基片；
-该基片上的介电层结构；
-该介电层结构上的电子装置；
-该半导体基片中的腔洞结构，其中，该腔洞结构的上边界是由该介电层结构所界定，该腔洞结构可侧向延伸至该电子装置边界以外，以及，该腔洞设置在该电子装置之下以降低该电子装置和该基片间的电子耦合。
该腔洞结构包含至少一个充满空气的空间，并且该介电层结构包含多个填满介电物质的通孔。
在较佳的版本中，这些腔洞结构包含多个充满空气的空间，并且至少有一部份的半导体基片物质延伸至该介电层结构，以便支撑该介电层结构，其中该部分的半导体基片物质至少隔开两个充满空气的空间。
根据本发明的第三个方面，所提供的集成电路，特别是应用于射频的集成电路，其包含根据本发明第二方面所制造出来的电子装置结构。
剩下的硅基片支撑体，仍然是一个稳固的结构，但硅的面积已去除了超过90％，也就是说，该感应器下的硅基片物质，有超过90％都已被去除并且由介电常数非常低的空气所取代。因此，感应器的Q值及自我振荡频率都能得到相当大的改善。
另外，本发明的另一个目的在于提供一种蚀刻及非破坏性地测量蚀刻深度的方法。
根据本发明的第四个方面，所提供的蚀刻及非破坏性地测量蚀刻深度的方法，其包含如下步骤：
提供一半导体基片；
在该基片之上形成一介电层；
在该介电层中，形成多个通孔；
以该具有通孔的介电层为硬罩，运用等向性蚀刻法，去除该介电层下的半导体基片物质，这样在该半导体基片中形成一腔洞；
提供在该半导体基片物质中进行的等向性蚀刻的水平方向及垂直方向蚀刻速率的比值；
以光学法或非破坏性法来测量该腔洞边缘到最外侧通孔间的水平距离；以及
利用所提供的蚀刻速率的比值以及测量出的水平距离，估算出蚀刻深度，即蚀刻的垂直距离。
附图说明
下列较佳具体实施例的说明将揭示出本发明的其它好处及特性。
参照附图1-6，详细说明本发明的具体实施例，可对本发明有更进一步的了解；但这些附图仅作为说明用途，本发明不以此为限。
图1的左、右图分别是典型设置在传导基片上，呈螺旋状的集成感应器的平面顶视图及剖面图。
图2是图1集成感应器的等效电路。
图3a-e是高度放大的一部分半导体结构的剖面图，显示了本发明处理程序中的各个步骤。图3a显示的是起始结构，也就是，在硅基片上形成一钝化层；图3b显示了下一步蚀刻了孔洞后的结构；图3c显示了等向性蚀刻腔洞后的结构；图3d显示了这些孔洞得到填塞后的结构； 以及图3e显示的是最终的结构。
图4-6是根据本发明制造出的半导体结构的剖面扫描式电子显微镜图像。图4及5所显示的是在蚀刻出腔洞后的结构，这两个图的放大率不同；图6是图4在填塞孔洞之后的部分结构图。
图7a-d是本发明不同腔洞设计的顶视平面草图。
具体实施方式
为了能够对本发明有全面的了解，以下将说明特定的细节，例如特殊的处理过程，但本说明仅为解释用且不以此为限。不过，本发明可以在不遵守这些特定细节的情形下，另外应用于其它的具体实施例。在其它的实例中，我们省略了对熟知的处理过程、方法以及技术的详细说明，目的是免除因不必要的枝微末节而妨碍对本发明的说明。
参考各图式详细说明本发明集成电路的处理程序，其包含感应器的形成以及该感应器下空腔的形成。
该处理程序仅需做小幅度的修正就可以完全地整合到不同的集成电路制作过程中，例如，射频集成电路的CMOS或硅双极或BiCOMS技术；以下将详细说明这一修正法。
该处理程序初始时，是典型的传统处理流程：在硅基片11中形成装置隔绝区以及作用区，形成作用装置等等，一直到金属化制造程序(后续制作程序)开始为止(未显示)。该电感器结构可设置在规划为放置装置的区域之上(此为本说明的情况)，也可置于隔绝区上。
接着，在该硅基片上沉积一钝化层13，将该金属与该作用装置隔开，此钝化层是约2μm厚的低温氧化物(PETEOS)；图3a显示的就是沉积后的结果。这是典型金属化处理程序所需的一部分，但这里也可以作为硅蚀刻用的硬罩，因为传统的光罩对于后面要施行的硅蚀刻的抵抗能力是非常弱的。如果感应器放置在隔绝区的上面，那么基片11与钝化层13之间就另外会有一层氧化物(未显示)。如果制做过程中需要实行平坦化步骤，那么这一步骤可以在这个阶段实行。
我们利用光刻技术(未显示)来沉积光致抗蚀剂并制成图形。该图形包括一系列孔洞或接触孔。这些孔洞间的距离相等，排列成x×y矩阵形态，但除此之外，也可排列成其它如圆形或放射形等几何形状。这些接触孔的尺寸必须保持在最小，这样稍后填塞这些孔洞的步骤就变得较易操作。孔洞间的距离并不是非常重要，但如果距离太大，形成的腔洞的底部表面将会不一致。此点本文稍后会做讨论。
穿透氧化层直至硅表面的孔洞15，就是使用传统的蚀刻工具，如使用CF4/CHF3化学物质的RIE(活性离子蚀刻)，干式蚀刻得来的。蚀刻之后必须用传统的处理方法，去除抗蚀剂并清洗晶片以除去所有蚀刻残留物。图3b所示为处理后的结构。经过这些步骤，最后会在孔洞的矩阵中留下格状的氧化物层17。
然后，使用众所熟知的干式蚀刻技术(如，SF6或NF3等化学物)，等向性地蚀刻硅，在基片中形成腔洞19；图3c所示即为蚀刻后的结果。蚀刻深度不是非常的重要，但去除的硅越多，感应器结构得到的改善将会越大。等效性蚀刻同时会制造出与蚀刻深度同一等级的侧向蚀刻21，这就使该结构的范围变大。
实验设计显示出，若使用100μm×100μm的孔洞罩(0.45μm的孔洞，0.9μm的间隔，排列成x*y矩阵形式)及20-25μm深的硅蚀刻深度，就可能制造出大约130μm×130μm的腔洞，此腔洞能在不毁坏结构或不损失平坦性的情况下，抵抗后续的处理。图4所示即为结构处理后其剖面的扫描式电子显微镜(SEM)照片。
当孔洞间的距离增加时，腔洞的底部会变得较不平坦，腔洞的平均有效深度也会慢慢地缩短。在实验室设计中，孔洞的间距(即孔洞直径与相隔距离的总和)大约是腔洞深度的1/15；所以腔洞的底部几乎是平滑的表面。
硅蚀刻也会慢慢地蚀刻掉该硬罩。以SF6将硅蚀刻掉20-25毫米之后，大约会留下1毫米的硬罩。但重点是，这些毁坏仅限于表面，所以孔洞并并未因此而变宽，孔洞的尺寸仍在控制之中。
典型的用于1-2GHz电路的集成感应器，其电感值在1-10nH，所占去的面积可达500μm×500μm或更大，而多个相距大约35μm、大小为100μm×100μm的孔洞矩阵，可以涵盖这个面积。若是以将十六个孔洞排列成4×4矩阵的方式来做500μm×500μm的感应器，那么在等向性蚀刻之后，就会产生4×4的腔洞矩阵。
各个腔洞之间的区域不会完全去除，所以会留下10-15μm宽的硅支撑带20。此方法可制造出数组腔洞，且硅的面积去除率也可超过90％，同时该结构还能保持结构稳固。通过适当地排列孔洞的间隔，我们还可以将该支撑带分割成多个支撑柱，以便更进一步地增加使用率，关于此点可参考图7a-d，作更进一步的讨论。图5的SEM图像所显示的是，两个由支撑体20隔开的腔洞19。
处理程序继续进行：如图3d所示，在该结构上沉积1.5μm的氧化物23，其目的在于密封这些孔洞，以便在该填满空气的腔洞19上制造出薄膜24。该氧化物可以是由三层结构所构成的。氧化物厚度最好是选择能使得总的氧化物厚度(包括剩余的硬罩厚度)接近典型传统处理程序中装置到金属层的隔绝厚度。实际上，此具体实施例可使用大约1μm的厚度来密封孔洞，制作薄膜24。如需要，这些孔洞还可以做得再小一些，例如以0.25μm来取代所使用的0.45μm，这将会更进一步地缩减所需的氧化物沉积厚度。
所选择的孔洞尺寸(直径0.45μm)必须是微小到只要沉积合理厚度的氧化物，就能够完全地填塞这些孔洞，且不会侵入到该腔洞之中。图6中所示的即为图4的结构在经过此氧化物沉积步骤后的模样。该腔洞已完全密封，且没有氧化物在其中。
接着，设置一多层金属配置25以制造出集成感应器27。注意图3e中所示的，仅有一部分的该集成感应器27是在腔洞(多个腔洞的其中一个)之上。令人满意的是，这些腔洞均完全地形成在感应器27下的边界范围以内。因为感应器27的形成至少需要两个金属层29和31以及在两金属层之间的钝化层33和其中生成的通孔接触35。
现在参考图7a-d简要地讨论一些不同形式的腔洞。腔洞结构外侧的小点，表示此结构的腔洞数目可以是任意值。
图7a中的腔洞结构设计，是在欲设置感应器的区域下方，设计出以2×2矩阵排列的腔洞19。因为此设计中的各腔洞间区域并没有完全去除，所以该薄膜支撑结构20是一个坚固的紧密结合的硅框架结构。图7a中也标示出了通孔15。
图7b所显示的是修改的版本，其中在较大腔洞19之间有多个较小的腔洞41。依照这一方法，硅的面积去除率会稍稍地增加，但支撑结构20的结构强度却会稍稍地降低。在此情况中，该较大的腔洞19与较小的腔洞41之间会互相重叠，从而得到一个非常大的扩展腔洞，腔洞的数目也因此而减少，这些大腔洞彼此之间以支撑结构20加以隔开，此例中的支撑结构就是不断延伸的线形支撑墙。
另外，设置腔洞19及41将支撑结构分割成多个支撑柱(其中的一个支撑柱20在图7c中显示)，可进一步地增加利用率。降低制造较小腔洞41用的通孔数，可以强化支撑结构。所以我们不在如区域41处制造通孔，以便多留一个支撑体在该区域底下。
最后，图7d的设计就是将腔洞19及41合并成线形的阵列。这种设计可以使用在传输线或其它以线形延伸的电子装置之下，以减少该传输线或装置与该基片间的电子耦合。在图7d中留下了多个半导体基柱20以支撑该结构。在其它的版本中，此种支撑柱可以抛弃不用。
令人满意的是，本发明对减少基片与任何种类电子装置间的电子耦合是非常有用的。
另一令人满意是，图7a-d中的腔洞41其成形及随后以薄膜覆盖的方式与腔洞19的成形及覆盖方式相同。
最后令人满意是，图7a-d中显示的配置可以进行修改以制造出任何形式的腔洞及支撑体。最好的情况是能设计出一种方法，其具有良好的硅面积去除率，并能提供良好的支撑机构以支撑该腔洞/支撑结构上的薄膜。本发明的优点
本发明提出的方法增加了基片的绝缘间隙，因此降低了集成感应器结构基片的电损耗。品质因数及自我振荡频率也获得了改良。
此方法只需要在现有的制造技术中加入很少的额外步骤就能轻易地实施在集成电路制造过程中。
该剩余的硅基片支撑体20(见图3e及图5)，提供了机构稳固的结构，但仍具有90％的硅面积去除率，也就是说，该感应器之下有超过90％的硅基片物质已经去除，并由空气所取代，而空气所具有的介电常数是非常低的。本发明的其他方面
根据本发明的又一方面，提供了一种测量方法，使用该方法可非破坏性地测量出等向蚀刻硅的蚀刻深度。通常，不使用破坏性的测量方法，是无法测量出这一距离的。
利用非破坏性的光学检查法，测量出最外侧孔洞到腔洞19边缘的距离X1(如图3c)，就可以估算出深度D。距离X1可透过薄膜24轻易地观测出来，或是通过测量腔洞总宽度X2的方式来得到(其中孔洞15的矩阵宽度X3是已知的)。如果水平与垂直方向的蚀刻速率的比值已知(这一数值可在进行蚀刻时，利用SEM剖面分析得到)，那么只要测量出腔洞的蚀刻宽度就可以直接地计算出蚀刻的深度。
很明显，本发明可以以多种方式加以变化。其变化后的结果也视为本发明的范围。对于精通这一技术的人而言，这些修改都是很明显的，本发明都将这些纳入如下的权利要求书中。
Claims (34)
1.一种在集成电路制造中用于形成包含于所述电路中的电子装置结构的方法，该方法特别适用于射频应用的集成电路，其步骤的特征在于：
-提供一半导体基片(11)；
-于所述基片之上形成一第一介电层(13)；
-于所述第一介电层中形成多个通孔(15)；
-以所述具有通孔的第一介电层为硬罩，通过等向性蚀刻，将所述第一介电层下的半导体基片物质予以去除，这样在所述多个通孔下的半导体基片中形成至少一个第一腔洞(19)；
-在所述第一介电层上形成一第二介电层(23)以填塞所述多个通孔，从而在所述第一腔洞之上形成一薄膜(24)；以及
-在所述薄膜之上设置电子装置(27)。
2.根据权利要求1所述的方法，其中所述半导体基片是由硅所组成。
3.根据权利要求1或2所述的方法，其中所述第一介电层是一低温氧化物，特别是一PETEOS。
4.根据权利要求1至3中任一项权利要求所述的方法，其中所述第一介电层已平坦化。
5.根据权利要求1至4中任一项权利要求所述的方法，其中所述多个通孔是利用光刻技术制成图形，然后加以蚀刻，特别是使用如RIE的干式蚀刻所制成。
6.根据权利要求1至5中任一项权利要求所述的方法，其中所述多个通孔的直径小于5μm，优选地是小于1μm，更优地是小于0.5μm，最优的是在0.1-0.2μm的范围内，以利后来的填塞过程。
7.根据权利要求1至6中任一项权利要求所述的方法，其中相邻通孔间的距离足够小，以确保所述通孔下腔洞的底部表面基本一致。
8.根据权利要求7所述的方法，其中相邻通孔间的距离小于10μm，优选地是小于5μm，更优地是小于3μm，最优地是大约或稍小于1μm。
9.根据权利要求1至8中任一项权利要求所述的方法，其中所述第一介电层下的半导体基片物质被去除的深度至少是5μm，优选地至少10μm，更优地是至少15μm，最优地是至少约25-30μm。
10.根据权利要求1至9中任一项权利要求所述的方法，其中所去除的半导体基片物质的面积至少是其上设置有电子装置的半导体基片总面积的90％。
11.根据权利要求1至10中任一项权利要求所述的方法，其中所述第二介电层通过沉积三层氧化物结构所形成的。
12.根据权利要求1至11中任一项权利要求所述的方法，其中所述第一与第二介电层沉积的厚度使它们剩余的组合厚度符合合适的装置到金属层之间的隔绝厚度。
13.根据权利要求1至12中任一项权利要求所述的方法，其中所述电子装置是一感应器(27)。
14.根据权利要求13所述的方法，其中所述感应器就是以多层金属化方法设置在所述薄膜上，所述方法包含形成至少两个金属层(29，31)，以及在这些金属层间形成一钝化层(33)，所述钝化层配备有接触通孔(35)。
15.根据权利要求1至12中任一项权利要求所述的方法，其中所述电子装置就是一传输导体。
16.根据权利要求1至15中任一项权利要求所述的方法，其中
分别将所述通孔分割成第一及第二次群，其中同一次群内的相邻通孔间的距离比不同次群的相邻通孔间的距离近；
将所述第一介电层下的半导体基片物质去除，以在所述多个通孔下的所述半导体基片中形成一第二腔洞(19)，所述第一及第二腔洞由部分半导体基片物质(20)所隔开；以及
形成在所述第一介电层之上以填塞所述多个通孔的所述第二介电层(23)，由至少所述部份半导体基片物质所支撑。
17.根据权利要求16所述的方法，其中属于不同次群的相邻通孔间的距离足够大，以确保分隔形成在所述不同次群下的腔洞的所述部分半导体基片能够机械地支撑所述薄膜并阻止其崩塌。
18.根据权利要求17所述的方法，其中选择属于不同通孔次群的相邻通孔间的距离，以使分隔所述不同次群下的腔洞的所述部分半导体基片的宽度至少约1μm，优选地至少约5μm，更优地是至少约10μm，以及最优地是约在10至20μm之间。
19.根据权利要求16至18中任一项权利要求所述的方法，其中在所述第一介电层中形成所述第一及第二通孔次群间的另外通孔；以及其中去除所述另外通孔下的半导体基片物质，这样在所述至少第一及第二腔洞(19)之间形成至少一条过道(41)。
20.根据权利要求16至19中任一项权利要求所述的方法，其中所形成的通孔次群的数目以及形成于单一电子装置下的腔洞的数目，至少是4，优选地至少是8，更优地是至少12，以及最优地是大约在10至20之间。
21.根据基于权利要求19的权利要求20所述的方法，其中所形成的所述腔洞的数目以及所述至少一个的过道，使位于所述数目的腔洞及所述至少一个的过道上的所述薄膜，以带状、壁状、巢状、柱状或架状(20)的半导体基片物质予以支撑。
22.一种集成于集成电路(IC)中的电子装置结构，特别是射频(RF)应用的电感器结构，其特征在于：所述电子装置结构是根据权利要求1至21项中任一项权利要求所述的方法制造的。
23.一种集成电路，特别是射频(RF)应用的集成电路，其特征在于：所述集成电路包含一如权利要求22所述的电子装置。
24.一种集成于集成电路(IC)中的电子装置结构，特别是射频(RF)应用的电感器结构，所述电子装置结构包含：
一半导体基片(11)；
一设置于所述基片上的介电层结构(13，23)；
一设置于所述介电层结构上的电子装置(27)；以及
一设置于所述半导体基片中的腔洞结构，所述腔洞结构的上边界由所述介电层结构界定，以及所述腔洞结构的一横向延伸与所述电子装置的横向延伸相差不大，以及所述腔洞配置在所述电子装置的下方以降低所述电子装置和所述基片间的电子耦合；
其特征在于
所述腔洞结构包含至少一充满空气的空间(19)；以及
所述介电层结构包含多个通孔，这些通孔中填塞介电物质。
25.根据权利要求24所述的电子装置结构，其中所述腔洞结构包含多个充满空气的空间(19，41)，以及至少一个延伸至所述介电层结构用以在机构上支撑所述介电层结构的一部份(20)半导体基片物质，所述部分半导体基片物质隔开至少所述多个充满空气空间中的两个。
26.根据权利要求25所述的电子装置结构，其中所述半导体基片是由硅所构成。
27.根据权利要求25或26所述的电子装置结构，其中所述分隔至少多个充满空气空间中的两个的部分半导体基片的宽度至少为大约1μm，优选地至少大约5μm，更优地是至少大约10μm，以及优地是大约在10至20μm之间。
28.根据权利要求25至27中任一项权利要求所述的电子装置结构，其中所述多个充满空气的空间所具有的高度(D)，也就是说，从它们的底部到所述介电层结构的距离，至少5μm，优选地为至少10μm，更优地是至少15μm，以及最优地是大约在25至30μm之间。
29.根据权利要求25至28中任一项权利要求所述的电子装置结构，其中所述多个充满空气的空间的面积至少是其上形成有所述电子装置的半导体基片总面积的90％。
30.根据权利要求25至29中任一项权利要求所述的电子装置结构，其中所述多个充满空气的空间(19)中有至少有两个空间通过充满空气的过道(41)而相通。
31.根据权利要求25至30中任一项权利要求所述的电子装置结构，其中单一电子装置的下方充满空气的空间的数目至少是4，优选地至少是8，更优地是至少12，以及最优地是10至20。
32.根据权利要求25至31中任一项权利要求所述的电子装置结构，其中分隔至少两个所述的多个充满空气空间的所述部分半导体基片，是带状、壁状、柱状或架状(20)。
33.一种集成电路，特别是射频(RF)应用的集成电路，其特征在于：所述集成电路包含如权利要求24至32中的任一项权利要求所述的所述电子装置。
34.一种蚀刻及非破坏性地测量蚀刻深度的方法，其步骤的特征在于：
提供一半导体基片(11)；
在所述基片上形成一介电层(13)；
在所述介电层中形成多个通孔(15)；
以所述具有通孔的介电层为硬罩，通过等向性蚀刻，去除所述介电层下的半导体基片物质，这样在所述半导体基片中形成一腔洞(19)；
分别提供所述等向性蚀刻在所述半导体基片中的水平及垂直方向的蚀刻速率比；
光学地且非破坏性地通过所述介电层，测量最外侧的通孔到所述腔洞边缘的水平距离(X1)；以及
根据所述所提供的蚀刻比率及所述所测量的水平距离，估算所述蚀刻深度(D)，即所述垂直方向的蚀刻距离。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE0004095A SE519893C2 (sv) | 2000-11-09 | 2000-11-09 | Induktorstruktur hos integrerad krets samt icke-förstörande mätning av etsningsdjup |
| SE00040956 | 2000-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1475030A true CN1475030A (zh) | 2004-02-11 |
| CN1293616C CN1293616C (zh) | 2007-01-03 |
Family
ID=20281752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN01818654.8A Expired - Fee Related CN1293616C (zh) | 2000-11-09 | 2001-11-05 | 电子装置结构及其形成方法、蚀刻及测量蚀刻深度的方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6720229B2 (zh) |
| EP (1) | EP1332518A1 (zh) |
| CN (1) | CN1293616C (zh) |
| AU (1) | AU2002212920A1 (zh) |
| SE (1) | SE519893C2 (zh) |
| TW (1) | TW508820B (zh) |
| WO (1) | WO2002039497A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101908535A (zh) * | 2010-06-11 | 2010-12-08 | 上海宏力半导体制造有限公司 | 集成电感及其制造方法 |
| TWI452644B (zh) * | 2011-05-17 | 2014-09-11 | Univ Nat Yunlin Sci & Tech | 蝕刻深度量測方法及其裝置 |
| CN107037350A (zh) * | 2015-09-23 | 2017-08-11 | 格罗方德半导体公司 | 具有监控链及测试导线的集成电路测试结构 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193535B2 (en) * | 1999-09-15 | 2007-03-20 | Michael Shipman | Illuminated keyboard |
| EP1130631A1 (en) * | 2000-02-29 | 2001-09-05 | STMicroelectronics S.r.l. | Process for forming a buried cavity in a semiconductor material wafer |
| JP2002110908A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法 |
| US20040195650A1 (en) * | 2003-04-04 | 2004-10-07 | Tsung-Ju Yang | High-Q inductor device with a shielding pattern embedded in a substrate |
| US7001846B2 (en) * | 2003-05-20 | 2006-02-21 | Sharp Laboratories Of America, Inc. | High-density SOI cross-point memory array and method for fabricating same |
| DE102004022139B4 (de) * | 2004-05-05 | 2007-10-18 | Atmel Germany Gmbh | Verfahren zur Herstellung einer Spiralinduktivität auf einem Substrat und nach einem derartigen Verfahren hergestelltes Bauelement |
| KR100615711B1 (ko) * | 2005-01-25 | 2006-08-25 | 삼성전자주식회사 | 필름 벌크 어쿠스틱 공진기를 이용한 대역 필터 및 그제조방법. |
| US7425485B2 (en) * | 2005-09-30 | 2008-09-16 | Freescale Semiconductor, Inc. | Method for forming microelectronic assembly |
| US7795045B2 (en) * | 2008-02-13 | 2010-09-14 | Icemos Technology Ltd. | Trench depth monitor for semiconductor manufacturing |
| KR101015525B1 (ko) * | 2008-08-18 | 2011-02-16 | 주식회사 동부하이텍 | 인덕터의 금속 배선 형성 방법 |
| US7904273B2 (en) * | 2009-02-16 | 2011-03-08 | International Business Machines Corporation | In-line depth measurement for thru silicon via |
| US8232115B2 (en) | 2009-09-25 | 2012-07-31 | International Business Machines Corporation | Test structure for determination of TSV depth |
| CN102087995A (zh) * | 2009-12-04 | 2011-06-08 | 中芯国际集成电路制造(上海)有限公司 | 集成电路电感及其制作方法 |
| US9431473B2 (en) | 2012-11-21 | 2016-08-30 | Qualcomm Incorporated | Hybrid transformer structure on semiconductor devices |
| US10002700B2 (en) | 2013-02-27 | 2018-06-19 | Qualcomm Incorporated | Vertical-coupling transformer with an air-gap structure |
| US9634645B2 (en) | 2013-03-14 | 2017-04-25 | Qualcomm Incorporated | Integration of a replica circuit and a transformer above a dielectric substrate |
| US9059051B2 (en) | 2013-05-08 | 2015-06-16 | International Business Machines Corporation | Inline measurement of through-silicon via depth |
| US9449753B2 (en) * | 2013-08-30 | 2016-09-20 | Qualcomm Incorporated | Varying thickness inductor |
| US9208938B2 (en) * | 2013-10-02 | 2015-12-08 | Globalfoundries Inc. | Inductor structure having embedded airgap |
| US9355972B2 (en) | 2014-03-04 | 2016-05-31 | International Business Machines Corporation | Method for making a dielectric region in a bulk silicon substrate providing a high-Q passive resonator |
| US9906318B2 (en) | 2014-04-18 | 2018-02-27 | Qualcomm Incorporated | Frequency multiplexer |
| US9607847B1 (en) * | 2015-12-18 | 2017-03-28 | Texas Instruments Incorporated | Enhanced lateral cavity etch |
| US10461152B2 (en) | 2017-07-10 | 2019-10-29 | Globalfoundries Inc. | Radio frequency switches with air gap structures |
| US10833153B2 (en) | 2017-09-13 | 2020-11-10 | Globalfoundries Inc. | Switch with local silicon on insulator (SOI) and deep trench isolation |
| US10446643B2 (en) | 2018-01-22 | 2019-10-15 | Globalfoundries Inc. | Sealed cavity structures with a planar surface |
| US11410872B2 (en) | 2018-11-30 | 2022-08-09 | Globalfoundries U.S. Inc. | Oxidized cavity structures within and under semiconductor devices |
| US10923577B2 (en) | 2019-01-07 | 2021-02-16 | Globalfoundries U.S. Inc. | Cavity structures under shallow trench isolation regions |
| US11127816B2 (en) | 2020-02-14 | 2021-09-21 | Globalfoundries U.S. Inc. | Heterojunction bipolar transistors with one or more sealed airgap |
| EP4093163A1 (en) * | 2021-05-18 | 2022-11-23 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier with inductive element included in layer build-up, and manufacturing method |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677407A (ja) | 1992-04-06 | 1994-03-18 | Nippon Precision Circuits Kk | 半導体装置 |
| WO1994017558A1 (en) | 1993-01-29 | 1994-08-04 | The Regents Of The University Of California | Monolithic passive component |
| US5773870A (en) | 1996-09-10 | 1998-06-30 | National Science Council | Membrane type integrated inductor and the process thereof |
| US5844299A (en) * | 1997-01-31 | 1998-12-01 | National Semiconductor Corporation | Integrated inductor |
| EP0915513A1 (en) * | 1997-10-23 | 1999-05-12 | STMicroelectronics S.r.l. | High quality factor, integrated inductor and production method thereof |
| US5930637A (en) | 1997-10-31 | 1999-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating a microwave inductor |
| TW363278B (en) * | 1998-01-16 | 1999-07-01 | Winbond Electronics Corp | Preparation method for semiconductor to increase the inductive resonance frequency and Q value |
| US6025261A (en) | 1998-04-29 | 2000-02-15 | Micron Technology, Inc. | Method for making high-Q inductive elements |
| EP0971412B1 (en) | 1998-07-10 | 2013-03-13 | Kabushiki Kaisha Toyota Jidoshokki | Power Semiconductor with Attachable Protection Circuit |
| KR20000011585A (ko) * | 1998-07-28 | 2000-02-25 | 윤덕용 | 반도체소자및그제조방법 |
| US6287931B1 (en) * | 1998-12-04 | 2001-09-11 | Winbond Electronics Corp. | Method of fabricating on-chip inductor |
| US6511859B1 (en) * | 1999-03-12 | 2003-01-28 | California Institute Of Technology | IC-compatible parylene MEMS technology and its application in integrated sensors |
| DE69930099T2 (de) * | 1999-04-09 | 2006-08-31 | Stmicroelectronics S.R.L., Agrate Brianza | Herstellung von vergrabenen Hohlräumen in einer einkristallinen Halbleiterscheibe und Halbleiterscheibe |
| US6140197A (en) * | 1999-08-30 | 2000-10-31 | Chartered Semiconductor Manufacturing Ltd. | Method of making spiral-type RF inductors having a high quality factor (Q) |
-
2000
- 2000-11-09 SE SE0004095A patent/SE519893C2/sv not_active IP Right Cessation
- 2000-12-26 TW TW089127874A patent/TW508820B/zh not_active IP Right Cessation
-
2001
- 2001-11-05 WO PCT/SE2001/002426 patent/WO2002039497A1/en not_active Application Discontinuation
- 2001-11-05 EP EP01981264A patent/EP1332518A1/en not_active Withdrawn
- 2001-11-05 AU AU2002212920A patent/AU2002212920A1/en not_active Abandoned
- 2001-11-05 CN CN01818654.8A patent/CN1293616C/zh not_active Expired - Fee Related
- 2001-11-08 US US09/986,394 patent/US6720229B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101908535A (zh) * | 2010-06-11 | 2010-12-08 | 上海宏力半导体制造有限公司 | 集成电感及其制造方法 |
| TWI452644B (zh) * | 2011-05-17 | 2014-09-11 | Univ Nat Yunlin Sci & Tech | 蝕刻深度量測方法及其裝置 |
| CN107037350A (zh) * | 2015-09-23 | 2017-08-11 | 格罗方德半导体公司 | 具有监控链及测试导线的集成电路测试结构 |
| CN107037350B (zh) * | 2015-09-23 | 2019-10-01 | 格罗方德半导体公司 | 具有监控链及测试导线的集成电路测试结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| SE0004095L (sv) | 2002-05-10 |
| US20020057176A1 (en) | 2002-05-16 |
| WO2002039497A1 (en) | 2002-05-16 |
| SE519893C2 (sv) | 2003-04-22 |
| CN1293616C (zh) | 2007-01-03 |
| EP1332518A1 (en) | 2003-08-06 |
| TW508820B (en) | 2002-11-01 |
| US6720229B2 (en) | 2004-04-13 |
| AU2002212920A1 (en) | 2002-05-21 |
| SE0004095D0 (sv) | 2000-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1293616C (zh) | 电子装置结构及其形成方法、蚀刻及测量蚀刻深度的方法 | |
| CN1700451A (zh) | 半导体晶片及其制造方法 | |
| CN100339991C (zh) | 具有电容器的半导体器件及其制造方法 | |
| JPH11233727A (ja) | シリコン基板上のインダクタ装置及びその製造方法 | |
| JP2003504875A (ja) | 受動部品用のモノリシック低誘電率プラットフォームおよび製造方法 | |
| CN1890778A (zh) | 容器式电容器及形成方法 | |
| US20080209381A1 (en) | Shallow trench isolation dummy pattern and layout method using the same | |
| CN1909211A (zh) | 非易失性存储器件及其制造方法 | |
| CN1751367A (zh) | 电容器及制造电容器的方法 | |
| KR100833180B1 (ko) | Ｓｔｉ 구조를 갖는 반도체 장치 및 그 제조방법 | |
| US7087925B2 (en) | Semiconductor device having reduced capacitance to substrate and method | |
| US7678659B2 (en) | Method of reducing current leakage in a metal insulator metal semiconductor capacitor and semiconductor capacitor thereof | |
| CN1507055A (zh) | 集成电路电容器 | |
| CN1617327A (zh) | 浅沟渠隔离结构及其沟渠的制造方法 | |
| CN101211890B (zh) | 半导体器件的金属线及其制造方法 | |
| JP4135564B2 (ja) | 半導体基板およびその製造方法 | |
| CN1894802A (zh) | 图案化方法和场效应晶体管 | |
| CN100342522C (zh) | 集成电路的电容结构及其制造方法 | |
| US7829928B2 (en) | Semiconductor structure of a high side driver and method for manufacturing the same | |
| CN1226083A (zh) | 半导体集成电路器件 | |
| CN1622313A (zh) | 制造半导体器件的方法 | |
| CN1309043C (zh) | 一种增加沟槽电容器的电容的方法 | |
| KR100681679B1 (ko) | 반도체 소자 제조 방법 | |
| US11411006B1 (en) | Manufacturing method of memory structure | |
| CN100397598C (zh) | 功率金氧半场效晶体管的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER OWNER: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL) Effective date: 20041224 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20041224 Address after: Munich, Germany Applicant after: Infennian Technologies AG Address before: Stockholm Applicant before: Telefonaktiebolaget LM Ericsson |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070103 Termination date: 20181105 |