CN1409826A - 集成光学元件的制造方法 - Google Patents

Abstract

一种在绝缘体上硅芯片上制造集成光学元件的方法，芯片包含一层由绝缘层(3)与衬底(2)隔开的硅(1)，此元件在邻近绝缘层(3)的硅层(1)的第一层上有第一组图形，例如一个脊形波导(5)，在远离绝缘层(3)的硅层(1)的第二层上有第二组图形，例如一个三角形部分(6B)，该方法包括以下步骤：选择一块绝缘体上硅芯片，它具有足够厚度的硅层(1)用来制作第一组图形；在硅层(1)第一层上制作第一组图形；增加选定区域内的硅层(1)的厚度，以便在第一层的一部分上面形成硅层(1)的第二层；然后在硅层(1)的第二层上制作第二组图形。

Description

集成光学元件的制造方法

技术领域

本发明涉及一种在绝缘体上硅(SOI)芯片上制造集成光学元件的方法，所述芯片包含一层由绝缘层与衬底隔离的硅，该元件在硅层的第一层有第一组图形，在硅层的第二层有第二组图形。本发明还涉及到用这种制造方法得到的光学元件。

技术背景

集成光学元件可以在SOI芯片的硅层内制造。硅层厚度一般达到5微米，但在某些情况下可厚达10μm，图形用光刻方法刻在硅层内。这些光学元件的加工精度要求很高，以使它们能够正常工作，同时现有的加工方法对于在这些芯片上形成的元件的产率是令人满意的。

然而，在某些场合下，当要把集成光学元件与光学纤维间作低损耗的光学连接时，就需要把硅层的厚度增至13μm甚至更厚。若SOI芯片开始是用厚度较小的硅层制成的，则可通过外延生长法等方法增加其层厚。但是在这么厚的硅层上加工足够精确的光学元件，就会遇到问题，特别是当需要经过两个阶段光刻在硅层内两个不同层上形成图形时更是如此。这个问题的产生有两个基本原因。首先，SOI芯片硅层的厚度是不均匀的，而且厚度越厚，起伏也越大。其次，图形刻蚀的精度，特别是深度尺寸，随着硅层厚度的增加而下降，也就是说，刻蚀得越深，尺寸的变化越大。这两种不精确性来源会累积起来。随着硅层深度，也就是在其中加工的图形的深度的增加，这些问题将越发严重。结果是随着所用硅层厚度的增加，产率将逐渐下降，已经发现如果用来加工元件的硅层厚度在10μm或更厚，则产率可能降至无法接受的低水平。

本发明的目的是提供一种改进的加工集成光学元件的方法，以增加这种情况下的产率。

发明概要

本发明的第一方面将提供一种在绝缘体上硅芯片上制造集成光学元件的方法，芯片包含一层通过绝缘层与衬底隔离的硅，该元件在邻近绝缘层的硅层的第一层具有第一组图形，在离绝缘层较远的硅层的第二层具有第二组图形，本方法包括以下步骤：

选择一块绝缘体上硅芯片，它具有足够厚度的硅层用来制造第一组图形；

在该硅层内加工出第一组图形，以使它形成在硅层的第一层上；

在选定的区域内将硅层加厚，以便在第一层的至少一部分上形成硅层的第二层；

在硅层的第二层上加工第二组图形。

本发明的另一个方面将提供一个按本方法制造的集成光学元件。

本发明的再一个方面形式将提供一种在SOI芯片上的集成光学元件，芯片包括一层通过绝缘层与衬底隔离的硅，该元件在邻近绝缘层的硅层的第一层具有第一组图形，在离绝缘层较远的硅层的第二层具有第二组图形，其中硅层的厚度为10μm或更厚，同时第一组图形的深度尺寸形成了±1.5％的精度。

本发明的另外一个方面将提供一个在绝缘体上硅芯片上的集成光学元件，芯片包含一层通过绝缘层与衬底隔离的硅，该元件包含一个形成于硅层内的脊形波导，以便可以伸出形成于芯片内的V形沟槽的倾斜端面，波导的端部包括一个在其顶部的呈三角形部分的锥形结构，并包括在锥形结构宽端的一T型条状的加宽部分。

从下面的描述以及所附的权利要求书将容易看出本发明的一些优选的和可选的特征。

附图简介

下面将结合所附各图，仅以举例的方式对本发明进行描述，这些图中：

图1A，1B和1C说明集成光路制造中各种不精确性的来源；

图2A是一个两端带楔形锥体的集成光波导的平面视图，图2B和2C是沿图2A的B-B和C-C线所取的波导横剖面图；

图3是如图2A所示波导一端的透视图；

图4A，4B，4C，4D说明按本发明加工如图2C所示元件的图形的方法；

图5与图4C相应，且说明随着硅层厚度的增加其结晶构造；

图6是另一个波导的一端的透视图；

图7是另外一个波导的一端的透视图；

实施本发明的最佳方式

图1A，1B和1C是沿一个绝缘体上硅芯片横截面的示意图，芯片包含一个硅层1，它被一绝缘层3(一般为二氧化硅)与衬底2(一般也是硅)隔开。

图1A以放大地表示的通常为5μm厚的硅层厚度的变化。此变化可能在±5％量级，就是说，对一个5μm厚的硅层，变化量约为±0.25μm。

图1B也是放大地表示通常为10μm厚的硅层厚度的变化。同样，层厚有±5％的变化，也就是说，对10μm厚的硅层，变化约为±0.5μm。

图1C表示在硅层内刻蚀出的一个凹坑。凹坑的深度只能控制到±5％的精度，尤其是对5μm以上的刻蚀深度，其变化量在±0.25μm或更大。

这些误差源是累积的，因此刻蚀深度的总变化，因而也就是留在图1C凹坑底部的硅层厚度的总变化，可达±0.75μm。这么大的变化可能在大量生产的元件中是不能接受的，因为很大一部分元件由于不满足所要求的公差而不得不报废。

图2A是一个做在SOI芯片硅层内的脊形波导5的平面视图。此波导的脊一般约1.5μm高(从硅的相邻区域表面测量)。在脊形波导5和端面6A之间的波导端部设置有一锥状结构6，它们以后将与光纤(未示)相耦合，所以端面6A的尺寸与光纤芯子的尺寸更为匹配。锥状结构6包含一个处在脊形波导5顶端的三角形上部6B。此锥状结构的详情可见WO98/35250，这里将此文件的内容包括进来。如WO98/35250所述，三角形部分6B的厚度一般为5μm左右，因此从绝缘层3至三角形部6B上表面的波导总厚度约为10μm。但是如前面所指出的，有时需要将此厚度增至13μm甚至更厚，这样三角形部分的厚度需要8μm或更厚。

图2B是沿图2A的B-B线的横剖面，表示通过脊形波导5一部分的截面。图2C是沿图2A的C-C线的横剖面，表示通过三角形部分6B沿其长度方向分离的一个截面。

图3为如图2A所示的波导一端处的锥状结构6的透视图。波导的端面6A有一个加宽部6C，被称为“T型条”(见GB2334789A)。波导5的端部和锥状结构6还形成在硅层的一部分1A上，从那儿伸出一个V形沟槽7的斜端面7A，用来接纳一条光纤(未示)。采用这样一个凸肩使集成波导与光纤相耦合的方法在WO97/42534中有说明。

图4A，4B，4C和4D表示在图2和图3所描述过的集成光学元件的制造中所包含的步骤。在这些图中的波导结构包含形成在硅层1内第一层上的第一组图形(也即在其任一边的脊5和凹坑9，这些图形形成在离绝缘层3达5μm的硅层1内的一层中)和形成在硅层1内第二层上的第二组图形(也即在离绝缘层5至13μm的一层硅层的三角形部分6B)。

为避免在厚度大于10μm的硅层内加工这些图形所出现的问题，开始时选择一个硅层厚度足以形成第一组图形(即脊形波导5)的SOI芯片。硅层厚度可在10μm或更薄，最好是5μm。用现有的光刻技术在硅层任一面刻蚀出凹坑9而将脊形波导做在硅层内，从而形成如图4A所示的结构。该图还画出了一个氧化层10，它覆盖着脊形波导5，凹坑9和邻近的硅层1。这样的结构的加工精度很高，因为是一个比较平的结构，硅层1厚度的变化较小，且其厚度也较小(例如约5μm)，还因为要刻蚀的凹坑9比较浅(例如约1.5μm)。这种深度的凹坑一般可以做到±1.5％的精度。

然后将脊形波导5上表面上的氧化层在第二组图形即三角形部分6B将要形成的区域通过刻蚀去掉，如图4B所示。

接着，例如用外延生长等方法使初始硅层曝露的区域上的硅层厚度增加，以产生如图4C所示的结构。这种生长可以是有选择性的，或是无选择性的，或者是二者的组合。选择性生长表示单晶硅只在曝露的硅表面生长，而在曝露的氧化层上不生长。在无选择性生长中，单晶硅在已曝露的硅表面上生长，多晶硅在已曝光的氧化物表面上生长。在选择性生长中，可将HCL加入气体混合物内。

如图4C所示，所形成的结构有一个比较平的顶部表面，适合于接收光刻掩模。硅层厚度建议至少增加5μm，最好至少增加8μm。在某些情况下，可能需要将层厚增加得比所需的厚度更厚一些，然后通过化学/机械抛光(CMP)将层的顶面抛成一个平的表面。

然后将一种高分辨率光学抗蚀剂12淀积在硅层11的将被保留的区域上(如图4C所示)，而硅层11的其余表面将被刻蚀掉，留下如图4D所示的结构。其后就可在处于第一层硅上面的第二层硅内做出第二组图形(即三角形部分6B的形状)，而且这第二组图形的形成不会干扰在硅层1第一层内形成的第一组图形(即脊形波导56等)。

在另一种结构中，可以通过在三角形部分6B周围刻蚀出一个三角形沟道来界定三角形部分6B的形状。这样一来，就不需要将芯片其余部分上面的氧化物层上方形成的硅层去掉。这一点在图7中表示得更清楚。

因此，上面讨论过的问题，可以通过分两阶段制造硅层，并且在硅层第二层形成之前在第一层内加工图形，而得以避免。所以这种分两阶段的方法，可以使比较厚(例如，从绝缘层3开始测量为10μm或更厚)的元件的加工精度更高，一致性更好，从而增加了这类元件大量生产的产率。

在上述方法的另一种形式中，可以通过在图4B所示结构的上方淀积无定形多晶硅来形成硅层11。然后可将该层11不需要的区域通过上面所述的方法刻蚀掉。所得到的结构可能需要再加热到1100℃左右，以使层11剩下区域的硅再结晶。再结晶区域将从下面的硅层的边界生长，这有助于减少两层之间的边界内的缺陷。

当硅是如上述用选择性外延生长法淀积时，不需经过加热处理就可在脊形波导5顶面上的硅层1的曝露区域形成一个单晶体。

图5表示用来增加硅层厚度的生长或淀积硅的结晶构造。在硅的下层曝露的区域上面，通过外延生长或将无定形硅加热形成一个单晶区11A。淀积或生长在氧化层上的其余的硅则变成如区域11B所示的多晶态，但它们会被刻蚀掉，如上面对图4C和4D所述的那样。图5中的虚线13表示将要被刻蚀掉的硅和留下来形成三角形部分6B的硅之间的边界。

图6为本发明的一个波导的端部。在第一硅层18内，由处在两边的沟槽22，24界定一个第一波导元件20。此元件伸向基片的边缘26，但在到达终点前就在沟槽结束处28终结。沟槽终结之前稍稍变窄，因此波导的宽度稍有增加。

在第二层硅30(需要的话用一个中间氧化物层31将它与第一层隔开)内，第二个短的波导元件32从第一波导元件20的加宽段伸至基片的边缘26。处在第一元件加宽部上面的第二波导元件32的尖端宽度逐渐变窄成为一个锥体。

由于第一波导元件20的加宽和第二波导元件32从锥尖的展开，在第一波导元件20内传播的光线被耦合到第二元件32。这样光就被传至尺寸较大的第二波导元件32，它更适合于与基片外面的器件例如光纤相耦合。这个过程也可以反过来进行，即将光线耦合到基片上的波导中。

图7为图6装置的一种变形。在第一硅层18′内形成一个基本类似的结构。但是，从第二层30′去掉的硅量较少，而且第二个波导元件32′是由围绕其周边的V形沟槽34界定的。

一种类似的两阶段工艺过程可用来在绝缘体上硅芯片上加工其它的集成元件，特别是硅层的第一层(例如离绝缘层达5μm)上有第一组图形(例如脊形波导)，并在硅层的第二层(此第二层的厚度为5μm或更厚，甚至8μm或更厚)上有第二组图形的元件。

还可以把这个工艺过程推广到三个或更多的阶段，例如在不同的阶段形成三层或更多层硅，同时在形成下一层之前在每一层内做出图形。WO98/35250描述了一种可用这种三阶段工艺过程做成的三层锥状结构。

Claims (16)

1.一种在绝缘体上硅芯片上加工集成光学元件的方法，芯片包含一层由绝缘层与衬底隔开的硅，此元件在邻近绝缘层的硅层的第一层有第一组图形，在离绝缘层较远的硅层的第二层有第二组图形，这种方法包括以下步骤：

选择一个绝缘体上硅芯片，它具有足够厚度的硅层用来形成第一组图形；

在硅层内加工第一组图形，以便在硅层的第一层形成所述第一组图形；

在选定区域增加硅层厚度，使在第一层的至少一部分上面形成硅层的第二层；

在硅层的第二层上加工第二组图形。

2.如权利要求1所述的方法，包括选择绝缘体上硅芯片的步骤，芯片具有厚度为10μm或更薄，最好是5μm或更薄的硅层。

3.如权利要求2所述的方法，其中，硅层厚度被增加至少5μm，最好被增加至少8μm。

4.如上述任一权利要求所述的方法，其中，第一组图形是用光刻方法加工的。

5.如上述任一权利要求所述的方法，其中，第二组图形是用光刻方法加工的。

6.如上述任一权利要求所述的方法，其中，硅层厚度是通过外延生长来增加的。

7.如权利要求1至5所述的方法，其中，硅层厚度是通过淀积多晶硅来增加的。

8.如权利要求7所述的方法，其中，在淀积后，将多晶硅加热，以使它至少在选定的区域内再结晶。

9.如权利要求1-8中任一项所述的方法，其中，第一组图形被确定为精度是±5％，最好是±1.5％。

10.如上述任一权利要求所述的方法，其中，第一组图形确定一个脊形波导。

11.如权利要求10所述的方法，其中，第二组图形在脊形波导上面确定一个结构。

12.如权利要求11所述的方法，其中，该结构包含一个三角形部分，它连同下面的脊形波导一起形成一个锥状脊形波导，用来提供脊形波导和光学纤维之间的光耦合。

13.一种基本上与此前说明相同并且/或者对照了附图的方法。

14.一种利用权利要求1至13中任一项所述方法得到的形成在绝缘体上硅芯片上的集成光学元件。

15.一种形成在绝缘体上硅芯片上的集成光学元件，芯片包括一层通过绝缘层和衬底隔开的硅，此元件在邻近绝缘层的硅层的第一层上有第一组图形，在离绝缘层较远的硅层的第二层上有第二组图形，硅层厚度为10μm或更大，第一组图形的深度尺寸被形成为精度是±1.5％。

16.一种形成在绝缘体上硅芯片上的集成光学元件，芯片包括一层通过绝缘层和衬底隔开的硅，此元件包含一个形成在硅层内的脊形波导，以便伸出一个形成于芯片内的V形沟槽的斜端面，波导的端部包括一个位于脊形波导上面的呈三角形部分的锥状结构，还包括一个位于所述锥状结构的宽端的呈T形条形状的加宽部分。

Images