CN1388593A - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置,具备第一导电型半导体衬底;形成于所述半导体衬底上的所述第一导电型本征半导体层;形成于所述本征半导体层上的第二导电型的第一半导体层;形成于所述第一半导体层内,调整为第一导电型的第一杂质层;和形成于所述第一半导体层内的双极型晶体管及MIS型晶体管。通过所述半导体衬底、所述本征半导体层和所述第一半导体层的叠层结构来形成光电转换用二极管。具有形成于所述双极型晶体管和所述MIS型晶体管下部的各自至少一部分上的第一绝缘体层和第二绝缘体层。
Description
技术领域
本发明涉及一种包含光电转换部和信号处理用晶体管的半导体装置及其制造方法。
发明背景
图6中表示现有技术的光电转换半导体装置。在该图中，101为光电转换部，102为控制光电转换后信号的控制部。
107为第一导电型半导体衬底，由P型杂质硼将杂质浓度调整到1×1020atms/cm3左右的硅构成。108为半导体衬底107上的本征半导体层(以下称为I层)，使用将第一导电型、P型杂质的硼杂质浓度从1×1012atms/cm3调整到1×1013atms/cm3的硅来形成。109是本征半导体层108上的第二导电型层，由N型杂质的磷来调整杂质深度的硅形成。通过以上P型层-I层-N型层的连续结构，形成光电转换用PIN二极管。115作为第二导电型扩散层，被用作阳极。116是用作阴极的第一导电型扩散层。
控制部102包括NPN双极型晶体管部103、PNP双极型晶体管部104、P沟道MIS型晶体管部105和N沟道MIS型晶体管部106。
110是扩散分离区域，利用PN结来分离光电转换部101和控制部102，另外，分离NPN双极型晶体管部103、PNP双极型晶体管部104的各元件。
在NPN双极型晶体管部103中，123是形成于第二导电型层109中的NPN双极型晶体管的集电极部。122是将硼用作杂质形成的基极部。121是将砷用作杂质形成的发射极部。
在PNP双极型晶体管部104中，126是将硼用作杂质形成的PNP双极型晶体管的集电极部。125是将磷用作杂质形成的基极部。124是将硼用作杂质形成的发射极部。
在P沟道MIS型晶体管部105中，128是使用P型杂质、硼形成的源极、漏极部。112是由氧化硅膜形成的栅极绝缘膜。127将含有磷的多结晶硅用作N型杂质、通过栅极绝缘膜112形成的栅极。
在N沟道MIS型晶体管部106中，111是将硼用作P型杂质的P型杂质区域。130是使用N型杂质、砷在P型杂质区域111中形成的源极、漏极部。112是由氧化硅膜形成的栅极绝缘膜。129将含有磷的多结晶硅用作N型杂质、通过栅极绝缘膜112形成的栅极。
120是用氧化硅膜分离N沟道MIS型晶体管部106、P沟道MIS型晶体管部105各元件的绝缘体分离部。
在该光电转换半导体装置中，在向光电转换部101入射光的情况下，从阴极116中取出产生的电流，通过由NPN双极型晶体管部103、PNP双极型晶体管部104、N沟道MIS型晶体管部106、P沟道MIS型晶体管部105等组合而成的电路来进行信号化处理。
在致密盘等光盘的数据读取装置中，近年来对光盘的高速读取的市场要求越来越高。为了满足该市场要求，在用于光盘的数据读取装置的读取部、将光信号转换为电信号的光电转换装置中，必须实现频率特性的高频化。在图6所示的现有实例的光电转换装置中，半导体衬底107中含有的P型杂质经过制造工序扩散到本征半导体层108侧，在半导体衬底107和本征半导体层108的接触部分中形成由杂质轮廓平缓的部分。因此，入射光等时除了由过渡层中产生的载流子形成的电流外，还形成因该部分中产生的载流子延迟扩散到过渡层引起的电流分量，存在时间分解能降低的问题。
因此，为了实现光电转换装置的特性高频化，使用所谓的通过调整半导体衬底107的第一杂质的浓度、调整本征半导体层108的厚度、调整第二导电型层109的厚度等来提高PIN二极管的响应性能，降低布线电阻分量的手段。
但是，这些改善方法对改善PIN二极管的高频特性有效，但对控制部102上形成的双极型晶体管的特性或MIS型晶体管的特性产生不良影响。例如，产生所谓的双极型晶体管的集电极与半导体衬底107、MIS型晶体管的源极、漏极与半导体衬底107之间的PN结的漏电流或耐压的元件分离特性或寄生电容的增加、寄生晶体管的形成等不良影响，由于这些不良影响降低了光电转换部转换的电信号电平等。进而，导致所谓信号处理部的信号处理精度或处理速度的性能恶化或成品率降低。
发明概述
本发明的目的在于提供一种半导体装置及其制造方法，不影响半导体衬底的杂质浓度或本征半导体层的厚度等、形成光电转换用PIN二极管的形成条件，可形成信号处理用的双极型晶体管和MIS型晶体管，可容易进行这些晶体管特性调整。
本发明的半导体装置具备第一导电型半导体衬底；本征半导体层，形成于所述半导体衬底上，作为所述第一导电型，将杂质浓度调整为比所述半导体衬底低的浓度；第二导电型的第一半导体层，形成于所述本征半导体层上；第一杂质层，形成于所述第一半导体层内，调整为第一导电型；和双极型晶体管及MIS型晶体管，形成于所述第一半导体层内，通过所述半导体衬底、所述本征半导体层和所述第一半导体层的叠层结构来形成光电转换用二极管。具有形成于所述双极型晶体管下部的至少一部分上的第一绝缘体层和形成于所述MIS型晶体管下部的至少一部分上的第二绝缘体层。
根据该结构，通过在双极型晶体管及MIS型晶体管的下部形成绝缘体层，可从半导体衬底上对它们进行电分离，可同时提高这些晶体管的性能并提高PIN二极管的特性。由此，可实现PIN二极管的高性能化，使光电转换装置的频率特性的高频化变容易，改善光电转换装置自身的成品率。
本发明的半导体装置制造方法具备在第一导电型的半导体衬底上形成作为所述第一导电型的将杂质浓度调整为比所述半导体衬底低的浓度的本征半导体层的步骤；在所述本征半导体层上形成第二导电型的第一半导体层的步骤；在所述第一半导体层内形成调整为第一导电型的第一杂质层的步骤；在所述第一半导电体层的一部分上形成具有集电极扩散层、基极扩散层和发射极扩散层的双极型晶体管的步骤；和在所述第一半导电体层的一部分上形成具有源极扩散层和漏极扩散层的MIS型晶体管的步骤，通过所述半导体衬底、所述本征半导体层和所述第一半导体层的叠层结构来形成二极管。具有在所述双极型晶体管下部的至少一部分上形成第一绝缘体层、在所述MIS型晶体管下部的至少一部分上形成第二绝缘体层的步骤。
附图的简要描述
图1是表示实施例1的半导体装置结构的剖面图；
图2A-图2J是表示实施例1的半导体装置制造方法的过程剖面图；
图3是表示实施例2的半导体装置的剖面结构图；
图4A-图4F是表示实施例2的半导体装置制造方法的过程剖面图；
图5A-图5D是表示实施例3的半导体装置制造方法的过程剖面图；
图6是表示现有实例的半导体装置的剖面结构图。
最佳实施例的描述
(实施例1)
图1是表示本发明实施例1的半导体装置实例的剖面结构图。1为光电转换部，2为控制光电转换后控制信号的控制部。控制部2由NPN双极型晶体管部3、PNP双极型晶体管部4、P沟道MIS型晶体管部5和N沟道MIS型晶体管部6组合构成。
7为第一导电型的半导体衬底，由通过P型杂质的硼将杂质浓度调整到1×1020atms/cm3左右的硅构成，用作阴极。8为第一导电型的本征半导体层(下面也称为I层)，在半导体衬底7上用将硼的杂质浓度从1×1012atms/cm3调整到1×1013atms/cm3后的硅形成。9为第二导电型层，在本征半导体层8上通过N型杂质磷将杂质浓度从1×1015atms/cm3调整到1×1020atms/cm3左右后的硅形成。为了使阳极用表面低电阻化，导入砷来形成第二导电型扩散层15。通过该P型层-I层-N型层的连接结构，形成光电转换用PIN二极管。16是传递来自阴极的电位用的、用硼形成的第一导电型扩散层。由控制部2来控制从第一导电型扩散层16中取出的光电转换后的信号。
在第二导电型层9内将磷用作杂质来形成NPN双极型晶体管部3中的集电极部23。将硼用作杂质来形成基极部22。将砷用作杂质来形成发射极部21。
将硼用作杂质来形成PNP双极型晶体管部4中的集电极部26。将磷用作杂质来形成基极部25。将硼用作杂质来形成发射极部24。
10为扩散分离区域，使用硼作为P型杂质来形成PN结，分离光电转换部1、NPN双极型晶体管3、PNP双极型晶体管4的各元件。
将硼用作P型杂质在第二导电型层9中形成P沟道MIS型晶体管部5中的源极、漏极部28。由氧化硅膜来形成栅极绝缘膜12。使用含有磷的多结晶硅作为N型杂质，通过栅极绝缘膜12来形成栅极27。
将硼用作P型杂质形成N沟道MIS型晶体管部6中的P型杂质区域11。使用N型杂质、砷在P型杂质区域11内形成源极、漏极部30。由氧化硅膜来形成栅极绝缘膜12。使用含有磷的多结晶硅作为N型杂质，通过栅极绝缘膜12来形成栅极29。
20为绝缘体分离部，用氧化硅膜形成，分离N沟道MIS型晶体管5、P沟道MIS型晶体管6的各元件。
13为第一绝缘体层，通过氧化硅膜形成于NPN双极型晶体管3和PNP双极型晶体管4的下部。在半导体衬底7和本征半导体层8两方或仅在本征半导体层8上形成第一绝缘体层13。
14为第二绝缘体层，通过氧化硅膜形成于P沟道MIS型晶体管部5和N沟道MIS型晶体管部6的下部。在本征半导体层8和第二导电型层9两方或任意一方上形成第二绝缘体层14。
17使用氧化硅膜的夹层绝缘膜，19是使用铝形成的各电极。
本实施例1的半导体装置是如下构成的实例，从阴极16中取出由入射到光电转换部1中的光产生的电流，通过组合使用NPN双极型晶体管3、PNP双极型晶体管部4、P沟道MIS型晶体管部5、N沟道MIS型晶体管部6等的电路来实施信号化处理。
下面参照图2A至图2J来说明上述构成的半导体装置的制造方法。图2A-图2J是表示过程的剖面图。
首先，将图2A所示的半导体衬底7调整为第一导电型。即，使用硅衬底，将硼用作P型杂质，将杂质浓度调整为1×1020atms/cm3左右。在半导体衬底7上使用将硼的杂质浓度从1×1012atms/cm3调整到1×1013atms/cm3左右后的硅来形成第一导电型本征半导体层8。
下面如图2B所示，在本征半导体层8上，通过使用硅烷气体的外延法，为了调整为第二导电型的N型而将磷用作杂质，形成杂质浓度从1×1015atms/cm3到1×1020atms/cm3左右的单结晶硅的第二导电型层9。
下面如图2C所示，在第二导电型层9内，使用与第二导电型不同的导电型的P型杂质硼作为PN结型元件分离层来形成扩散分离区域10。以图2C以后，对应当形成光电转换部1、控制部2、NPN双极型晶体管部3、PNP双极型晶体管部4、P沟道MIS型晶体管部5和N沟道MIS型晶体管部6的区域标以分别对应的参照序号来表示。
下面如图2D所示，形成将硼作为杂质的P型杂质区域11来作为PNP型双极型晶体管部4的集电极形成区域、和N沟道MIS型晶体管形成区域6。另外，形成光电转换部1的阴极和所有第一导电型扩散层16。
下面如图2E所示，在第二导电型层9上使用光刻胶等形成第一掩模图案31。在第一掩模图案31中设置向P沟道MIS型晶体管部5和N沟道MIS型晶体管部6的所有或部分领域中注入离子用的开口。通过使用第一掩模图案31的选择离子注入法来进行第一离子注入33，形成第一氧离子注入区域35。此时，调整第一离子注入33的加速能量，以仅在本征半导体层8和第二导电型层9两方或任意一方中形成第一氧离子注入区域35。
下面如图2F所示，通过氧等离子体处理等选择去除图2E中用于第一离子注入33中的第一掩模图案31。下面，在第二导电型层9上使用光刻胶等形成第二掩模图案32。在第二掩模图案32中设置向NPN双极型晶体管3和PNP双极型晶体管部4的所有或部分领域中注入离子用的开口。通过使用该第二掩模图案32的选择离子注入法来进行第二离子注入34，形成第二氧离子注入区域36。
此时，将第二离子注入34的加速能量设定得比第一离子注入33高，以与第一氧离子注入区域35不同深度的位置、例如深的位置上形成通过第二离子注入34形成的第二氧离子注入区域36。由此，在半导体衬底7和本征半导体层8两方或仅在本征半导体层8内形成第二氧离子注入区域36。
下面如图2G所示，通过氧等离子体处理等选择去除图2F中用于第二离子注入34中的第二掩模图案32。下面，通过使用氩气等惰性气体的1000度左右的高温热处理，使第一氧离子注入区域35的氧离子与本征半导体层8和第二导电型层9反应，使第二氧离子注入区域36的氧离子与半导体衬底7和本征半导体层8反应，分别进行氧化硅膜化，形成第一绝缘体层13、第二绝缘体层14。
下面如图2H所示，使用P型杂质硼形成NPN双极型晶体管3的基极22，使用N型杂质磷形成PNP双极型晶体管部4的基极25。另外，通过使用硅氧化膜的LOCOS法等，形成分离P沟道MIS型晶体管部5、N沟道MIS型晶体管部6各元件的绝缘体分离部20。
下面如图2I所示，将磷作为N型杂质来形成NPN双极型晶体管3的发射极21，将硼作为P型杂质来形成PNP双极型晶体管部4的发射极24。另外，将硼作为P型杂质，在第二导电型层9中形成P沟道MIS型晶体管部5中的源极、漏极28。另外，由硅氧化膜形成栅极绝缘膜12，并使用含有磷作为N型杂质的多结晶硅来形成栅极27。
另外，使用砷作为N型杂质来在P型杂质区域11中形成N沟道MIS型晶体管部6中的源极、漏极部30。由硅氧化膜形成栅极绝缘膜12，并使用含有磷作为N型杂质的多结晶硅来形成栅极29。此外，使用砷作为N型杂质来形成第二导电型扩散层15。
下面如图2J所示，在NPN双极型晶体管3、PNP双极型晶体管部4、P沟道MIS型晶体管部5、N沟道MIS型晶体管部6、光电转换部1的各元件上，使用CVD法形成的氧化硅膜来形成夹层绝缘膜17。另外，在夹层绝缘膜17中，通过光蚀刻技术等形成连接孔18，形成铝构成的电极19，完成光电转换装置。
上述说明的实施例1中，第一绝缘体层13和第二绝缘体层14是形成于上部的元件，对于NPN双极型晶体管3和PNP双极型晶体管部4、P沟道MIS型晶体管部5和N沟道MIS型晶体管部6，通过分别形成不同深度，提高各个元件的特性。即，在本实施例中，对于双极型晶体管3、4，在半导体衬底7和本征半导体层8的叠层部分上形成第一绝缘体层13，抑制双极型晶体管3、4与半导体衬底7之间的逸流。对于MIS型晶体管部5、6，通过在本征半导体层8和第二导电型层9的叠层部分上形成第二绝缘体层14，防止由MIS型晶体管部5、6和本征半导体层8形成寄生晶体管，提高各元件的特性。
上述制造方法是在向双极型晶体管3、4的下部执行第二离子注入34之前执行向MIS型晶体管部5、6下部的第一离子注入33，但不用说，即使先执行第二离子注入34也可得到相同的特性。
另外，在本实施例中，虽然表示了由二氧化硅形成第一绝缘体层13和第二绝缘体层14的实例，但不用说，即使由氮化硅等绝缘体来形成，也可得到相同的特性。
(实施例2)
图3表示实施例2的半导体装置的剖面图。该半导体器件的基本结构与图1所示的实施例1的半导体器件相同，因此，对相同的要素标以与图1相同的参照符号，避免重复说明。
与图1的半导体装置不同的要素为第一绝缘体层13a、第二绝缘体层14a和第三绝缘体层39。
第一绝缘体层13a由氧化硅膜形成于NPN双极型晶体管3和PNP双极型晶体管部4的下部。第三绝缘体层39由氧化硅膜形成于P沟道MIS型晶体管部5的下部和N沟道MIS型晶体管部6的下部。第一绝缘体层13a和第三绝缘体层39形成于半导体衬底7和本征半导体层8两方或仅形成于本征半导体层8上。
第二绝缘体层14a由氧化硅膜形成于P沟道MIS型晶体管部5和N沟道MIS型晶体管部6下部。从第二导电型层9下部连接到本征半导体层8中及第三绝缘体层39的上部形成第二绝缘体层14a。
上述结构的半导体装置是如下构成的实例，从阴极16中取出由入射到光电转换部1中的光产生的电流，通过组合使用NPN双极型晶体管3、PNP双极型晶体管部4、P沟道MIS型晶体管部5、N沟道MIS型晶体管部6等的电路来实施信号化处理。
下面说明上述构成的半导体装置的制造方法。该制造方法的初期步骤与实施例1中图2A至图2D所示的制造方法的步骤相同，所以省略图示和说明。参照图4A至图4F说明此后的步骤。图4A至图4F是表示过程的剖面图。
在图2D所示步骤后，如图4A所示，在第二导电型层9上使用光刻胶等形成第一掩模图案31。在第一掩模图案31中设置向P沟道MIS型晶体管部5和N沟道MIS型晶体管部6的全部或部分领域中注入离子用的开口。通过使用第一掩模图案31的选择离子注入法来进行第一离子注入33，形成第一氧离子注入区域35。此时，调整第一离子注入33的加速能量，以在本征半导体层8和第二导电型层9的下部形成第一氧离子注入区域35。
下面如图4B所示，通过氧等离子体处理等选择去除图4A中用于第一离子注入33中的第一掩模图案31。下面，在第二导电型层9上使用光刻胶等形成第二掩模图案32a。在第二掩模图案32a中设置向NPN双极型晶体管3和PNP双极型晶体管部4的全部或部分领域、和向P沟道MIS型晶体管部5和N沟道MIS型晶体管部6的全部或部分领域中注入离子用的开口。通过使用该第二掩模图案32a的选择离子注入法来进行第二离子注入34，形成第二氧离子注入区域36。此时，将第二离子注入34的加速能量设定得比第一离子注入33高，以与第一氧离子注入区域35不同深度的位置、例如深的位置上形成第二氧离子注入区域36。由此，在半导体衬底7和本征半导体层8两方中形成第二氧离子注入区域36，并调整成与第一氧离子注入区域35连接。
下面如图4C所示，通过氧等离子体处理等选择去除图4B中用于第二离子注入34中的第二掩模图案32a。下面，通过使用氩气等惰性气体的1000度左右的高温热处理，使第一氧离子注入区域35的氧离子与例如本征半导体层8和第二导电型层9反应，使第二氧离子注入区域36的氧离子与例如半导体衬底7和本征半导体层8反应，分别进行氧化硅膜化，由此，形成第二绝缘体层14a、第一绝缘体层13a、和第三绝缘体层39。
下面如图4D所示，使用P型杂质硼形成NPN双极型晶体管部3的基极22，使用N型杂质磷形成PNP双极型晶体管部4的基极25。另外，通过使用硅氧化膜的LOCOS法等，形成分离P沟道MIS型晶体管部5、N沟道MIS型晶体管部6各元件的绝缘体分离部20。
下面如图4E所示，将磷作为N型杂质来形成NPN双极型晶体管部3的发射极21，将硼作为P型杂质来形成PNP双极型晶体管部4的发射极24。另外，将硼作为P型杂质，在第二导电型层9中形成P沟道MIS型晶体管部5中的源极、漏极28。另外，由硅氧化膜形成栅极绝缘膜12，并使用含有磷作为N型杂质的多结晶硅来形成栅极27。
另外，使用砷作为N型杂质来在P型杂质区域11中形成N沟道MIS型晶体管部6中的源极、漏极部30。由硅氧化膜形成栅极绝缘膜12，并使用含有磷作为N型杂质的多结晶硅来形成栅极29。此外，使用砷作为N型杂质来形成第二导电型扩散层15。
下面如图4F所示，在NPN双极型晶体管部3、PNP双极型晶体管部4、P沟道MIS型晶体管部5、N沟道MIS型晶体管部6、光电转换部1的各元件上，根据CVD法利用氧化硅膜来形成夹层绝缘膜17。另外，在夹层绝缘膜17中，通过光蚀刻技术等形成连接孔18，通过铝构成电极19，完成光电转换装置。
实施例2的特征在于，在MIS型晶体管部5、6的下部形成第二绝缘体层14a和第三绝缘体层39，形成比电绝缘必要厚度厚的绝缘体层。由此，除电绝缘效果外，对于MIS型晶体管部5、6而言，很难受到来自第二绝缘体层14a下部的半导体衬底7的电位的影响，因此，可以提高各元件的特性。
根据本实施例的制造方法，在MIS型晶体管部5、6的下部和双极型晶体管3、4的下部上可同时形成第一绝缘体层13a和第三绝缘体层39，有助于消减制造成本。
(实施例3)
参照图5A至图5D来说明实施例3的半导体装置的制造方法。图5A至图5D是表示过程的剖面图。
图5A的步骤与实施例2中图4A所示的步骤相同，因此省略此前的步骤说明。
在图5B所示，将图5A步骤中用于第一离子注入33中的第一掩模图案31作为掩模进行第三离子注入37，形成第三氧离子注入区域38。此时，将第三离子注入37的加速能量设定得比第一离子注入33高，以与第一氧离子注入区域35不同深度的位置、例如深的位置上形成第三氧离子注入区域38。由此，在半导体衬底7的上部和本征半导体层8两方中形成第三氧离子注入区域38，并调整成与第一氧离子注入区域35连接。
下面如图5C所示，通过氧等离子体处理等选择去除图5B步骤中用于第三离子注入37中的第一掩模图案31。接着，在第二导电型层9上，使用光刻胶等形成第二掩模图案32。在第二掩模图案32中设置向NPN双极型晶体管部3和PNP双极型晶体管部4的全部或部分区域中注入离子用的开口。通过使用第二掩模图案32的选择离子注入法来进行第二离子注入34，形成第二氧离子注入区域36。
下面如图5D所示，通过氧等离子体处理等选择去除图5C步骤中用于第二离子注入34中的第二掩模图案32。接着，通过使用氩气等惰性气体的1000度左右的高温热处理，使第一氧离子注入区域35的氧离子与例如本征半导体层8和第二导电型层9反应，使第二氧离子注入区域36的氧离子与例如半导体衬底7和本征半导体层8反应，使第三氧离子注入区域38的氧离子与例如半导体衬底7和本征半导体层8反应，进行氧化硅膜化，分别形成第二绝缘体层14a、第一绝缘体层13a、和第三绝缘体层39。
以后的步骤构成为与实施例2中图4D以后的步骤相同的过程，所以省略说明。
根据实施例3的制造方法，可分别形成MIS型晶体管部5、6的下部和双极型晶体管部3、4的下部的绝缘体层，所以能够容易分别控制元件特性。
实施例2和3是在MIS型晶体管部5、6的下部形成第三绝缘体层39的实例，但即使在双极型晶体管3、4的下部形成，也可得到相同的效果。
上述实施例的半导体装置的结构及其制造方法中使用的材料或加工方法是一实例，也可使用通常使用的同等材料或加工方法。即使对于组合不同的导电型或不同的杂质浓度、不同的材质作为叠层结构的衬底，只要最上层部与本发明中的半导体衬底相同，就可适用本发明的半导体装置的结构及其制造方法，由此，可得到与上述相同的效果。
Claims (25)
1.一种半导体装置，具备：第一导电型半导体衬底；本征半导体层，形成于所述半导体衬底上，作为所述第一导电型，将杂质浓度调整为比所述半导体衬底低的浓度；第二导电型的第一半导体层，形成于所述本征半导体层上；第一杂质层，形成于所述第一半导体层内，调整为第一导电型；和双极型晶体管及MIS型晶体管，形成于所述第一半导体层内，通过所述半导体衬底、所述本征半导体层和所述第一半导体层的叠层结构来形成光电转换用二极管，其特征在于，
具有形成于所述双极型晶体管下部的至少一部分上的第一绝缘体层和形成于所述MIS型晶体管下部的至少一部分上的第二绝缘体层。
2.根据权利要求1所述的半导体装置，其特征在于，具有连接于所述第一绝缘体层或所述第二绝缘体层下部一部分上的第三绝缘体层。
3.根据权利要求1所述的半导体装置，其特征在于，仅在包含所述半导体衬底内和所述本征半导体层内的区域或所述本征半导体层内形成所述第一绝缘体层。
4.根据权利要求1所述的半导体装置，其特征在于，在所述本征半导体层内和所述第一半导体层内的至少一方的区域中形成所述第二绝缘体层。
5.根据权利要求1所述的半导体装置，其特征在于，仅在包含所述半导体衬底内和所述本征半导体层内的区域或所述本征半导体层内形成所述第一绝缘体层，在包含所述本征半导体层内和所述第一半导体层内的区域或所述本征半导体层内形成所述第二绝缘体层，具有连续形成第一绝缘体层和第二绝缘体层的部分。
6.根据权利要求1所述的半导体装置，其特征在于，所述第一绝缘体层和第二绝缘体层的至少一方由二氧化硅或氮化硅形成。
7.根据权利要求1所述的半导体装置，其特征在于，所述半导体衬底和所述本征半导体层的材质是硅。
8. 根据权利要求1所述的半导体器件，其特征在于，所述本征半导体层的杂质浓度是从1×1012atms/cm3至1×1013atms/cm3。
9.根据权利要求1所述的半导体装置，其特征在于，所述第一绝缘体层和第二绝缘体层的至少一方的厚度比电绝缘必需的厚度厚。
10.一种半导体装置制造方法，具备：在第一导电型的半导体衬底上形成作为所述第一导电型的将杂质浓度调整为比所述半导体衬底低的浓度的本征半导体层的步骤；在所述本征半导体层上形成第二导电型的第一半导体层的步骤；在所述第一半导体层内形成调整为第一导电型的第一杂质层的步骤；在所述第一半导电体层的一部分上形成具有集电极扩散层、基极扩散层和发射极扩散层的双极型晶体管的步骤；和在所述第一半导电体层的一部分上形成具有源极扩散层和漏极扩散层的MIS型晶体管的步骤，通过所述半导体衬底、所述本征半导体层和所述第一半导体层的叠层结构来形成二极管，其特征在于，
具有在所述双极型晶体管下部的至少一部分上形成第一绝缘体层、在所述MIS型晶体管下部的至少一部分上形成第二绝缘体层的步骤。
11.根据权利要求10所述的半导体装置制造方法，其特征在于，形成连接于所述第一绝缘体层或所述第二绝缘体层下部一部分上的第三绝缘体层。
12.根据权利要求10所述的半导体装置制造方法，其特征在于，仅在包含所述半导体衬底内和所述本征半导体层内的区域或所述本征半导体层内形成所述第一绝缘体层。
13.根据权利要求10所述的半导体装置制造方法，其特征在于，在所述本征半导体层内和所述第一半导体层内的至少一方的区域中形成所述第二绝缘体层。
14.根据权利要求10所述的半导体装置制造方法，其特征在于，所述第一绝缘体层的形成步骤包含第一离子注入步骤和高温热处理步骤。
15.根据权利要求10所述的半导体装置制造方法，其特征在于，所述第二绝缘体层的形成步骤包含第二离子注入步骤和高温热处理步骤。
16.根据权利要求11所述的半导体装置制造方法，其特征在于，所述第三绝缘体层的形成步骤包含第三离子注入步骤和高温热处理步骤。
17.根据权利要求11所述的半导体装置制造方法，其特征在于，在形成所述第一绝缘体层的步骤或形成所述第二绝缘体层的步骤中形成所述第三绝缘体层。
18.根据权利要求14-16任意一项所述的半导体装置制造方法，其特征在于，所述第一离子注入步骤、所述第二离子注入步骤、或所述第三离子注入步骤中注入的离子通过所述高温热处理步骤与所述半导体衬底、所述本征半导体层和所述第一半导体层的至少之一反应，形成所述第一绝缘体层、所述第二绝缘体层或所述第三绝缘体层。
19.根据权利要求14所述的半导体装置制造方法，其特征在于，在形成所述第一绝缘体层的步骤中，调整所述第一离子注入的深度，以在连续叠层所述半导体衬底和所述本征半导体层的部分的至少一部分或仅所述本征半导体层内的至少一部分上形成所述第一绝缘体层。
20.根据权利要求15所述的半导体装置制造方法，其特征在于，在形成所述第二绝缘体层的步骤中，调整所述第二离子注入的深度，以仅在连续叠层所述本征半导体层和所述第一半导体层的部分的至少一部分上、或仅所述本征半导体层内的至少一部分上、或仅在所述第一半导体层的至少一部分上形成。
21.根据权利要求10所述的半导体装置制造方法，其特征在于，仅在包含所述半导体衬底内和所述本征半导体层内的区域或所述本征半导体层内形成所述第一绝缘体层，在包含所述本征半导体层内和所述第一半导体层内的区域或所述本征半导体层内形成第二绝缘体层，形成第一绝缘体层和第二绝缘体层连续的部分。
22.根据权利要求10所述的半导体装置制造方法，其特征在于，所述第一绝缘体层和第二绝缘体层的至少一方由二氧化硅或氮化硅形成。
23.根据权利要求10所述的半导体装置制造方法，其特征在于，所述半导体衬底和所述本征半导体层的材质是硅。
24.根据权利要求10所述的半导体装置制造方法，其特征在于，所述本征半导体层的杂质浓度是从1×1012atms/cm3至1×1013atms/cm3。
25.根据权利要求10所述的半导体装置制造方法，其特征在于，所述第一绝缘体层和第二绝缘体层的至少一方的厚度比电绝缘必需的厚度厚。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446985A (zh) * | 2010-10-14 | 2012-05-09 | 众智光电科技股份有限公司 | 由感光二极管与电容性次基座所构成的混成堆迭结构 |
| CN101939844B (zh) * | 2008-02-06 | 2012-07-18 | 京瓷株式会社 | 太阳能电池元件的制造方法及太阳能电池元件 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073159A1 (en) * | 2002-02-20 | 2003-09-04 | Planar Systems, Inc. | Light sensitive display |
| US7053967B2 (en) | 2002-05-23 | 2006-05-30 | Planar Systems, Inc. | Light sensitive display |
| US7710771B2 (en) * | 2002-11-20 | 2010-05-04 | The Regents Of The University Of California | Method and apparatus for capacitorless double-gate storage |
| US20080048995A1 (en) * | 2003-02-20 | 2008-02-28 | Planar Systems, Inc. | Light sensitive display |
| US20080084374A1 (en) * | 2003-02-20 | 2008-04-10 | Planar Systems, Inc. | Light sensitive display |
| JP4046069B2 (ja) * | 2003-11-17 | 2008-02-13 | ソニー株式会社 | 固体撮像素子及び固体撮像素子の製造方法 |
| US7773139B2 (en) * | 2004-04-16 | 2010-08-10 | Apple Inc. | Image sensor with photosensitive thin film transistors |
| US7329556B2 (en) * | 2004-12-30 | 2008-02-12 | Korean Electronics Technology Institute | High-sensitivity image sensor and fabrication method thereof |
| US7285480B1 (en) * | 2006-04-07 | 2007-10-23 | International Business Machines Corporation | Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof |
| US20080023767A1 (en) * | 2006-07-27 | 2008-01-31 | Voldman Steven H | High voltage electrostatic discharge protection devices and electrostatic discharge protection circuits |
| US20110316105A1 (en) * | 2007-05-21 | 2011-12-29 | Sanders Thomas J | Monolithic Nuclear Event Detector and Method of Manufacture |
| US7985633B2 (en) * | 2007-10-30 | 2011-07-26 | International Business Machines Corporation | Embedded DRAM integrated circuits with extremely thin silicon-on-insulator pass transistors |
| US9310923B2 (en) | 2010-12-03 | 2016-04-12 | Apple Inc. | Input device for touch sensitive devices |
| US8928635B2 (en) | 2011-06-22 | 2015-01-06 | Apple Inc. | Active stylus |
| US9329703B2 (en) | 2011-06-22 | 2016-05-03 | Apple Inc. | Intelligent stylus |
| US9557845B2 (en) | 2012-07-27 | 2017-01-31 | Apple Inc. | Input device for and method of communication with capacitive devices through frequency variation |
| US9652090B2 (en) | 2012-07-27 | 2017-05-16 | Apple Inc. | Device for digital communication through capacitive coupling |
| US9285248B2 (en) * | 2013-03-11 | 2016-03-15 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Microelectronic displacement damage dose detector |
| US10048775B2 (en) | 2013-03-14 | 2018-08-14 | Apple Inc. | Stylus detection and demodulation |
| CN104995747B (zh) * | 2013-03-28 | 2016-12-14 | 夏普株式会社 | 光电转换元件 |
| US9939935B2 (en) | 2013-07-31 | 2018-04-10 | Apple Inc. | Scan engine for touch controller architecture |
| US10067618B2 (en) | 2014-12-04 | 2018-09-04 | Apple Inc. | Coarse scan and targeted active mode scan for touch |
| US10474277B2 (en) | 2016-05-31 | 2019-11-12 | Apple Inc. | Position-based stylus communication |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5795769A (en) * | 1980-12-05 | 1982-06-14 | Fuji Photo Film Co Ltd | Semiconductor image pickup device |
| JPS5977776A (ja) * | 1982-10-25 | 1984-05-04 | Mitsubishi Electric Corp | 固体撮像素子 |
| JP2643524B2 (ja) * | 1990-02-27 | 1997-08-20 | 日本電気株式会社 | バイポーラ集積回路装置 |
| US5213987A (en) * | 1991-03-28 | 1993-05-25 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with PIN diodes |
| US5463238A (en) * | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
| JPH07240534A (ja) | 1993-03-16 | 1995-09-12 | Seiko Instr Inc | 光電変換半導体装置及びその製造方法 |
| JP3075204B2 (ja) * | 1997-02-28 | 2000-08-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100562539B1 (ko) * | 1997-12-19 | 2006-03-22 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 벌크 씨모스 구조와 양립 가능한 에스오아이 구조 |
| JP3971513B2 (ja) * | 1998-07-24 | 2007-09-05 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP3325538B2 (ja) * | 1999-04-06 | 2002-09-17 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置の製造方法 |
| JP3678065B2 (ja) * | 1999-08-19 | 2005-08-03 | 株式会社デンソー | 集積化フォトセンサ |
| JP3717104B2 (ja) * | 2000-05-30 | 2005-11-16 | シャープ株式会社 | 回路内蔵受光素子 |
| JP3974322B2 (ja) * | 2000-12-07 | 2007-09-12 | 株式会社日立製作所 | 光半導体集積回路装置及び光記憶再生装置 |
-
2001
- 2001-05-30 JP JP2001163204A patent/JP2002359310A/ja active Pending
-
2002
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Cited By (3)
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